Aperçu de la famille Virtex-5
Description générale
La famille Virtex®-5 fournit les plus nouvelles caractéristiques les plus puissantes sur le marché de FPGA. Utilisant l'architecture basée sur colonne de la deuxième génération ASMBL™ (bloc modulaire de silicium avancé), la famille Virtex-5 contient cinq plates-formes distinctes (sous-familles), la plupart de choix offert par n'importe quelle famille de FPGA. Chaque plate-forme contient un rapport différent des caractéristiques pour satisfaire les besoins d'une grande variété de conceptions avancées de logique. En plus du tissu de logique le plus avancé et le plus performant, Virtex-5 FPGAs contenir beaucoup de blocs dur-IP au niveau système, y compris 36-Kbit le bloc puissant RAM/FIFOs, deuxième génération 25 x 18 tranches de DSP, technologie de SelectIO™ avec les blocs source-synchrones à commande numérique intégrés d'impédance, d'interface de ChipSync™, la fonctionnalité de moniteur système, les tuiles augmentées de gestion d'horloge avec DCM intégré (directeurs de pendule à lecture digitale) et générateurs à horloge de la phase-verrouillé-boucle (PLL), et les options de configuration avancées. Les caractéristiques dépendantes de plate-forme supplémentaire incluent les blocs périodiques ultra-rapides puissance-optimisés d'émetteur-récepteur pour la connectivité périodique augmentée, blocs intégrés conformes de point final de PCI Express®, impers d'Ethernet de tri mode (les médias accèdent à des contrôleurs), et le microprocesseur performant de PowerPC® 440 a inclus des blocs. Ces caractéristiques permettent aux concepteurs avancés de logique d'établir les niveaux les plus élevés de la représentation et de la fonctionnalité dans leurs systèmes basés sur FPGA. Construit sur une technologie transformatrice de cuivre de pointe de 65 nanomètre, Virtex-5 FPGAs sont une alternative programmable à la technologie faite sur commande d'ASIC. La plupart des conceptions de système avancées exigent la force programmable de FPGAs. Offre de Virtex-5 FPGAs la meilleure solution pour satisfaire les besoins des concepteurs performants de logique, des concepteurs performants de DSP, et des concepteurs de systèmes incorporés performants avec la logique sans précédent, DSP, dur/microprocesseur mou, et capacités de connectivité. Les plates-formes de Virtex-5 LXT, de SXT, de TXT, et de FXT incluent la capacité périodique ultra-rapide avancée de couche de connectivité et de lien/transaction
Résumé des caractéristiques de Virtex-5 FPGA
• Cinq plates-formes LX, LXT, SXT, TXT, et FXT
− Virtex-5 LX : Applications générales performantes de logique
− Virtex-5 LXT : Logique performante avec la connectivité périodique avancée
− Virtex-5 SXT : Applications performantes de traitement des signaux avec la connectivité périodique avancée
− Virtex-5 TXT : Systèmes performants avec la connectivité périodique avancée à double densité
− Virtex-5 FXT : Systèmes inclus performants avec la connectivité périodique avancée
• compatibilité de Croix-plate-forme
Le − LXT, les dispositifs de SXT, et de FXT sont empreinte de pas compatible dans le même paquet utilisant la tension réglable
régulateurs
• La plupart d'avancé, performant, optimal-utilisation, tissu de FPGA
Vraie technologie de la table de consultation de 6 entrées de − (LUT)
Double option 5-LUT de −
Cheminement de réduire-houblon amélioré par −
option distribuée 64-bit de RAM de −
Option du − SRL32/Dual SRL16
• Synchronisation puissante de la tuile de gestion d'horloge (CMT)
Blocs du directeur de pendule à lecture digitale de − (DCM) pour l'amortissement de retard, la synthèse de fréquence, et la phase zéro d'horloge
décalage
Les blocs du − PLL pour l'entrée se trémoussent amortissement filtrant et nul de retard, synthèse de fréquence, et phase-assorti
division d'horloge
• 36-Kbit bloc RAM/FIFOs
Le − véritable les blocs à double accès de RAM
Le − a augmenté la logique programmable facultative de fifo
− programmable
- Véritables largeurs à double accès jusqu'à x36
- Largeurs à double accès simples jusqu'à x72
Circuits de correction d'erreurs facultatifs intégrés de −
Le − programment sur option chaque bloc en tant que deux blocs 18-Kbit indépendants
• Technologie parallèle performante de SelectIO
− 1,2 à l'opération de l'entrée-sortie 3.3V
interface Source-synchrone de − utilisant la technologie de ChipSync™
Arrêt actif à commande numérique de l'impédance de − (DCI)
Opérations bancaires à grain fin flexibles d'entrée-sortie de −
Appui d'interface de mémoire ultra-rapide de −
• Tranches avancées de DSP48E
− 25 x 18, le complément des two, multiplication
Additionneur, subtracteur, et accumulateur facultatifs de −
Canalisation facultative de −
Fonctionnalité logique facultative de − au niveau du bit
Connexions de cascade consacrées de −
• Options de configuration flexible
− SPI et interface INSTANTANÉE parallèle
appui de Multi-bitstream de − avec la logique consacrée de reconfiguration de chute
Capacité automatique de détection de largeur d'autobus de −
• Capacité de contrôle du système sur tous les dispositifs
Sur-puce de −/surveillance thermique hors puce
Sur-puce de −/surveillance hors puce d'alimentation d'énergie
Accès du − JTAG à toutes les quantités surveillées
• Blocs intégrés de point final pour des conceptions de PCI Express
Plates-formes du − LXT, du SXT, du TXT, et du FXT
− conforme avec les spécifications basses 1,1 de PCI Express
appui de la ruelle x1, x4, ou x8 de − par bloc
Travaux de − en même temps que des émetteurs-récepteurs de RocketIO™
• impers d'Ethernet du Tri mode 10/100/1000 Mb/s
Plates-formes du − LXT, du SXT, du TXT, et du FXT
Les émetteurs-récepteurs de RocketIO de − peuvent être employés comme PHY ou se relier à PHY externe utilisant beaucoup de MII doux
Options (d'interface indépendante de médias)
• Émetteurs-récepteurs de RocketIO GTP 100 Mb/s à 3,75 Gb/s
− LXT et plates-formes de SXT
• Émetteurs-récepteurs de RocketIO GTX 150 Mb/s à 6,5 Gb/s
− TXT et plates-formes de FXT
• PowerPC 440 microprocesseurs
Plate-forme du − FXT seulement
Architecture du − RISC
canalisation d'étape du − 7
les cachettes d'instruction et de données du − 32-Kbyte ont inclus
Structure d'interface de processeur optimisée par − (barre transversale)
• technologie transformatrice de l'en cuivre CMOS de 65 nanomètre
• tension du noyau 1.0V
• Haut emballage de secousse-puce d'intégrité du signal disponible dans des options standard ou sans Pb de paquet
Logique de Virtex-5 FPGA
• En moyenne, un à l'amélioration à deux vitesses de catégorie au-dessus des dispositifs Virtex-4
• Registres à décalage variables à 32 bits Cascadable ou capacité distribuée 64-bit de mémoire
• L'architecture de acheminement supérieure avec le cheminement diagonal augmenté soutient la connectivité de bloc-à-bloc
avec les houblon minimaux
• Jusqu'à 330 000 cellules de logique comprenant :
Le − jusqu'à 207 360 bascules internes de tissu avec l'horloge permettent (XC5VLX330)
− jusqu'à 207 360 vraies 6 tables de consultation d'entrée (LUTs) avec plus considérablement que 13 millions de bits totaux de LUT
Les sorties du − deux pour le double mode 5-LUT donne l'utilisation augmentée
Multiplexeurs en expansion de logique de − et registres d'entrée-sortie
550 mégahertz de technologie d'horloge
• Jusqu'à six tuiles de gestion d'horloge (CMTs)
Le − chaque CMT contient deux DCMs et un PLL-up aux dix-huit générateurs à horloge totaux
− flexible DCM--PLL ou PLL--DCM à la cascade
Deskew d'horloge de précision de − et déphasage
Synthèse flexible de fréquence de −
Modes opérationnels multiples de − pour soulager des décisions de compromis de représentation
Fréquence maximum d'entrée-sortie améliorée par −
Résolution déphaseuse à grain fin de −
Le − a entré le filtrage de frousse
Opération de basse puissance de −
Grand choix de déphasage de −
• Structure arborescente d'horloge différentielle pour la synchronisation optimisée de bas-frousse et le coefficient d'utilisation précis
• 32 réseaux globaux d'horloge
• Régional, entrée-sortie, et horloges locales en plus des horloges globales
Technologie de SelectIO
• Jusqu'à 1 200 utilisateur I/Os
• Large choix des normes d'entrée-sortie de 1.2V à 3.3V
• Extrêmement performant
− jusqu'à 800 Mb/s HSTL et SSTL (sur tout l'I/Os assymétrique)
− jusqu'à 1,25 Gb/s LVDS (sur toutes les paires différentielles d'entrée-sortie)
• Véritable sur-puce différentielle d'arrêt
• La même capture de bord à l'entrée et sortie I/Os
• Appui étendu d'interface de mémoire
550 mégahertz ont intégré la mémoire de bloc
• Mbits jusqu'à 16,4 de mémoire intégrée de bloc
• blocs 36-Kbit avec le double mode 18-Kbit facultatif
• Véritables cellules à double accès de RAM
• Sélection gauche indépendante de largeur (x1 à x72)
− jusqu'au total x36 par port pour la véritable opération à double accès
− jusqu'au total x72 par port pour l'opération à double accès simple (un port et un de lecture écrivent gauche)
Peu de mémoire de − plus la parité/le soutien mémoire de bande latérale des largeurs x9, x18, x36, et x72
Configurations de − de 32K X 1 512 x 72 (8K X 4 512 x 72 pour l'opération de fifo)
• Logique de soutien de Multirate fifo
Plein et vide drapeau de − avec les drapeaux presque pleins et presque vides entièrement programmables
• Appui synchrone de fifo sans incertitude de drapeau
• Étapes facultatives de canalisation pour une plus haute performance
• Octet-écrivez la capacité
• Cheminement consacré de cascade pour former 64K X 1 mémoire sans employer le cheminement de FPGA
• CCE facultative intégrée pour les besoins de stockage de haut-fiabilité
• Conception puissance réduite spéciale pour l'opération de 18 Kbit (et ci-dessous)
Tranches de 550 mégahertz DSP48E
• multiplication du complément de 25 x 18 two
• Étapes facultatives de canalisation pour la représentation augmentée
• L'accumulateur mordu par 48 facultatifs pour se multiplier accumulent l'opération (MACC) avec l'accumulateur facultatif
cascade à 96 bits
• L'additionneur intégré pour complexe-multiplient ou multiplier-ajoutent l'opération
• Au niveau du bit modes d'opération logique facultatifs
• Registres indépendants de C par tranche
• Entièrement cascadable dans une colonne de DSP sans ressources de acheminement externes
