1. Description générale
Les microcontrôleurs LPC2364/66/68 sont basés sur unité centrale de traitement d'ARM7TDMI-S de 16 bits/à 32 bits avec
émulation en temps réel qui combine le microcontrôleur avec le kB jusqu'à 512 d'incorporé
mémoire instantanée ultra-rapide. Une interface large de mémoire de 128 bits et un accélérateur unique
l'architecture permettent l'exécution à 32 bits de code à la fréquence de base maximum. Pour critique
la représentation dans des routines de service d'interruption et des algorithmes de DSP, ceci augmente la représentation
jusqu'à 30 % au-dessus du mode de pouce. Pour des applications critiques de nombre d'instructions, l'alternative de 16 bits
Le mode de pouce réduit le code par plus de 30 % avec la pénalité minimale de représentation.
Les LPC2364/66/68 sont idéaux pour des applications de communication périodique universelles. Ils
incorporez un contrôleur (MAC), dispositif à toute vitesse d'Access de médias d'Ethernet 10/100 d'USB
avec le point final RAM de 4 kB, quatre UARTs, deux PEUVENT des canaux, une interface de SPI, deux
Portes série synchrones (SSP), trois interfaces d'I2C, et une interface d'I2S. Ce mélange de
les interfaces de communications périodiques ont combiné avec une sur-puce l'oscillateur interne de 4 mégahertz,
SRAM jusqu'à 32 du kB, 16 kB SRAM pour l'Ethernet, 8 kB SRAM pour USB et général
purpose l'utilisation, ainsi que 2 que le kB SRAM à piles font ces dispositifs très bien
adapté aux passages de communication et aux convertisseurs de protocole. Diverses minuteries à 32 bits,
10 bit amélioré CDA, 10 bit DAC, une unité de PWM, un boîtier de commande de BOÎTE, et jusqu'à 70 rapides
Les lignes de GPIO avec jusqu'à 12 affilent ou les goupilles sensibles de niveau d'interruption externe font ces derniers
microcontrôleurs particulièrement appropriés au contrôle industriel et aux systèmes médicaux.
2. Comporte le
Processeur du ♦ ARM7TDMI-S, fonctionnant à jusqu'à 72 mégahertz.
♦ jusqu'à la mémoire de programme d'instantané de sur-puce de 512 kB avec le Dans-système programmant (ISP) et
Dans-application programmant des capacités de (IAP). La mémoire instantanée de programme est sur le BRAS
bus local pour l'accès d'unité centrale de traitement de haute performance.
♦ 8/32 kB de SRAM sur le bus local de BRAS pour l'accès d'unité centrale de traitement de haute performance.
kB SRAM du ♦ 16 pour l'interface d'Ethernet. Peut également être employé en tant que SRAM d'usage universel.
kB SRAM du ♦ 8 pour l'usage de l'usage universel DMA également accessible par USB.
Double AHB système du ♦ qui prévoit l'Ethernet simultané DMA, USB DMA, et
exécution du programme d'éclair de sur-puce sans la controverse entre ces fonctions. A
le pont en autobus permet à l'Ethernet DMA d'accéder à l'autre sous-système d'AHB.
Le ♦ a avancé le contrôleur d'interruption dirigée, soutenant jusqu'à 32 interruptions dirigées.
Contrôleur DMA de l'usage universel AHB De ♦ (GPDMA) qui peut être employé avec la publication périodique de SSP
interfaces, le port d'I2S, et le port de carte de SD/MMC, aussi bien que pour la mémoire-à-mémoire
transferts.
3. d'applications
industriel de contrôle de ♦
médical de systèmes de ♦
de convertisseur de protocole de ♦
Communications de ♦
