ARM Cortex à 32 bits de puces et de circuits intégrés LPC1752FBD80 - microcontrôleur M3
Description générale
Le LPC1766 est un microcontrôleur basé par Cortex-M3 de BRAS pour des applications incluses comportant un haut niveau de l'intégration et de la consommation de puissance faible. Le BRAS Cortex-M3 est un noyau de prochaine génération qui offre des améliorations de système telles qu'augmenté corrigent des caractéristiques et un de plus haut niveau de l'intégration de bloc de soutien.
Le LPC1766 fonctionne aux fréquences d'unité centrale de traitement de jusqu'à 80 mégahertz. L'unité centrale de traitement du BRAS Cortex-M3 incorpore une canalisation de 3 étapes et emploie une architecture de Harvard avec des bus locaux distincts d'instruction et de données aussi bien qu'un troisième autobus pour des périphériques. L'unité centrale de traitement du BRAS Cortex-M3 inclut également une unité interne de prefetch qui soutient l'embranchement spéculatif.
Le complément périphérique du LPC1766 inclut le kB 256 de la mémoire instantanée, le kB 64 de la mémoire de données, MAC d'Ethernet, interface du dispositif d'USB/Host/OTG, le contrôleur DMA D'usage universel de 8 canaux, 4 UARTs, 2 PEUT des canaux, 2 contrôleurs de SSP, interface de SPI, 3 interfaces d'I 2C, 2 entrés plus l'interface produite de 2 I2S, 8 le bit le bit CDA de canal 12, 10 DAC, le contrôle de moteur PWM, l'interface d'encodeur de quadrature, 4 minuteries d'usage universel, l'usage universel produit par 6 PWM, la puissance très réduite RTC avec l'offre de batterie distincte, et jusqu'à 70 bornes d'usage universel d'entrée-sortie.
Le LPC1766 est goupille-compatible au microcontrôleur de LPC2366 ARM7-based.
Caractéristiques
- Processeur du BRAS Cortex-M3 de , fonctionnant aux fréquences de jusqu'à 80 mégahertz. Une unité (MPU) de protection de la mémoire soutenant huit régions est incluse.
- ARMEZ le contrôleur d'interruption Cortex-M3 dirigée niché par élément (NVIC).
- mémoire de programmimg d'instantané de sur-puce de 256 kB. L'accélérateur augmenté de mémoire instantanée permet l'opération ultra-rapide de 80 mégahertz avec des états d'attente zéro.
- Dans-système programmant (ISP) et Dans-application programmant (IAP) par l'intermédiaire du logiciel de chargeur de botte de sur-puce.
- la sur-puce SRAM de 64 kB inclut :
- kB 32 de SRAM sur l'unité centrale de traitement avec le bus de code local/données pour l'accès performant d'unité centrale de traitement.
- Deux 16 blocs de SRAM de kB avec les voies d'accès distinctes pour une sortie plus élevée. Ces blocs de SRAM peuvent être employés pour la mémoire d'Ethernet, d'USB, et de DMA, aussi bien que pour l'instruction d'usage universel et le stockage de données d'unité centrale de traitement.
- Contrôleur DMA D'usage universel de huit canaux (GPDMA) sur la matrice multicouche d'AHB qui peut être employée avec le SSP, I2S, UART, les périphériques de convertisseur analogique-numérique et numérique-analogique, signaux de match de minuterie, et pour des transferts de mémoire-à-mémoire.
- L'interconnexion multicouche de matrice d'AHB fournit un autobus distinct pour chaque maître d'AHB. Les maîtres d'AHB incluent l'unité centrale de traitement, le contrôleur DMA D'usage universel, le MAC d'Ethernet, et l'interface d'USB. Cette interconnexion fournit la communication sans des retards d'arbitrage.
- L'autobus fendu d'APB permet la sortie élevée avec peu de stalles entre l'unité centrale de traitement et le DMA.
- Interfaces série :
- MAC d'Ethernet avec l'interface de RMII et le contrôleur DMA Consacré.
- Contrôleur à toute vitesse du dispositif d'USB 2,0/Host/OTG avec le contrôleur DMA Consacré et sur-puce PHY pour le dispositif, le centre serveur, et les fonctions d'OTG.
- Quatre UARTs avec la génération partielle de vitesse baud, l'appui interne de fifo, de DMA, et l'appui RS-485. Un UART a l'entrée-sortie de contrôle de modem, et un UART a l'appui d'IrDA.
- PEUT le contrôleur 2.0B avec deux canaux.
- Contrôleur de SPI avec la communication synchrone, périodique, duplex et la longueur de données programmable.
- Deux contrôleurs de SSP avec le fifo et les capacités multiprotocole. Les interfaces de SSP peuvent être employées avec le contrôleur de GPDMA.
- Deux interfacesde C-autobus d'I2 soutenant le mode rapide avec un débit de 400 Kbits/s avec le mode à plusieurs adresses de reconnaissance et de moniteur.
- Une interfacede C-autobus d'I2 soutenant de pleines spécifications d'I2C-bus et plus rapide de mode avec un débit de 1 Mbit/s avec le mode à plusieurs adresses de reconnaissance et de moniteur.
- I interface de 2 S (bruit d'Inter-IC) pour l'entrée audio numérique ou la sortie, avec le contrôle de taux partiel. L'interface d'I2S peut être employée avec le GPDMA. Les appuis d'interface d'I2S à 3 fils et 4 données de fil transmettent et reçoivent aussi bien qu'entrée-sortie d'horloge principale.
- d'autres périphériques :
- 70 bornes d'usage universel d'entrée-sortie (GPIO) avec cabreur configurable/vers le bas des résistances et un nouveau, configurable mode opérationnel d'ouvert-drain.
- convertisseur 12-bit analogique-numérique (CDA) avec l'entrée multiplexant parmi huit bornes, taux de conversion jusqu'à 1 mégahertz, et registres multiples de résultat. 12 le bit CDA peut être employé avec le contrôleur de GPDMA.
- convertisseur 10-bit numérique-analogique (DAC) avec la minuterie consacrée de conversion et l'appui de DMA.
- Quatre minuteries/compteurs d'usage universel, avec un total d'entrées et dix de huit captures comparent des sorties. Chaque bloc de minuterie a une entrée externe de compte et l'appui de DMA.
- Un contrôle de moteur PWM avec le soutien du contrôle de moteur triphasé.
- Interface d'encodeur de quadrature qui peut surveiller un encodeur externe de quadrature.
- Un bloc standard de PWM/timer avec l'entrée externe de compte.
- Horloge temps réel (RTC) avec un domaine distinct de puissance et un oscillateur consacré de RTC. Le bloc de RTC inclut 64 octets de registres de secours à piles.
- L'horloge de surveillance (WDT) remet à zéro le microcontrôleur dans un laps de temps raisonnable si elle entre dans un état incorrect.
- Minuterie de coutil de système, y compris une option externe d'entrée d'horloge.
- La minuterie répétitive d'interruption fournit programmable et répéter des interruptions chronométrées.
- Chacun périphérique a son propre diviseur d'horloge pour davantage d'épargne de puissance.
- L'essai standard de JTAG/corrigent l'interface pour la compatibilité avec les outils existants. Le fil périodique corrigent et des options périodiques de port de trace de fil.
- Le module de trace d'émulation permet le traçage en temps réel non-intrusif et ultra-rapide de l'exécution d'instruction.
- L'UGP intégrée (unité de gestion de puissance) ajuste automatiquement les régulateurs internes pour réduire au minimum la puissance pendant le sommeil, le sommeil profond, la puissance-vers le bas, et les modes profonds de puissance-vers le bas.
- Quatre modes réduits de puissance : Sommeil, sommeil profond, puissance-vers le bas, et puissance-vers le bas profonde.
- Choisissez l'alimentation d'énergie de 3,3 V (2,4 V à 3,6 V).
- Quatre entrées d'interruption externe configurables comme bord/sensible de niveau. Toutes les goupilles sur PORT0 et PORT2 peuvent être utilisées en tant que sources sensibles d'interruption de bord.
- Entrée de (NMI) d'interruption non masquable.
- Fonction de sortie d'horloge qui peut refléter l'horloge principale d'oscillateur, l'horloge d'IRC, l'horloge de RTC, l'horloge d'unité centrale de traitement, et l'horloge d'USB.
- Le contrôleur d'interruption de commande (WIC) permet à l'unité centrale de traitement de se réveiller automatiquement d'à coupure par priorité qui peut se produire tandis que les horloges sont arrêtées dans le sommeil profond, la puissance-vers le bas, et les modes profonds de puissance-vers le bas.
- Le processeur se réveillent du mode de puissance-vers le bas par l'intermédiaire des interruptions de divers périphériques.
- L'arrêt partiel détectent avec le seuil distinct pour l'interruption et la remise obligatoire.
- Puissance-sur la remise (POR).
- Oscillateur à cristal avec une plage de fonctionnement de 1 mégahertz à 24 mégahertz.
- 4 l'oscillateur interne de mégahertz RC a équilibré à 1 % l'exactitude qui peut sur option être employée comme horloge système.
- PLL permet l'opération d'unité centrale de traitement jusqu'au taux d'unité centrale de traitement de maximum sans besoin de cristal à haute fréquence. Peut être couru de l'oscillateur principal, de l'oscillateur interne de RC, ou de l'oscillateur de RTC.
- USB PLL pour la flexibilité supplémentaire.
- Le code a lu la protection (CRP) avec différents niveaux de sécurité.
- Disponible en tant que 100 paquet de la goupille LQFP (14 x 14 x 1,4 millimètres).
Applications
- eMetering de
- d'éclairage
- industriel de mise en réseau
- de systèmes d'alarme
- de produits blancs
- Contrôle de moteur
Schéma fonctionnel
Contour de paquet
LQFP100 : paquet plat de quadruple en plastique de profil bas ; 100 avances ; corps 14 x 14 x 1,4 millimètres SOT407-1
