MT48LC32M8A2 IC programmable ébrèche la DRACHME synchrone 256Mb x4 x8 x16 SDRAM
DRACHME synchrone
MT48LC64M4A2 – 16 mégohms banques de X 4 x 4
MT48LC32M8A2 – 8 mégohms banques de X 8 x 4
MT48LC16M16A2 – 4 mégohms banques de X 16 x 4
Caractéristiques
• PC100- et PC133-compliant
• Entièrement synchrone ; tous les signaux se sont enregistrés sur le bord positif de l'horloge système
• Opération canalisée interne ; l'adresse de colonne peut être changée chaque rhythme
• Banques internes pour l'accès/pré-charge de dissimulation de rangée
• Longueurs programmables d'éclat : 1, 2, 4, 8, ou feuillet plein
• La pré-charge automatique, inclut la pré-charge automatique concourante, et l'automobile régénèrent des modes
• L'individu régénèrent le mode
• 64ms, le cycle 8 192 régénèrent
• entrées et sorties LVTTL-compatibles
• Alimentation d'énergie simple de +3.3V ±0.3V
Repérage d'options
• Configurations
– 64 mégohms X 4 (16 mégohms banques de X 4 x 4) 64M4
– 32 mégohms X 8 (8 mégohms banques de X 8 x 4) 32M8
– 16 mégohms X 16 (4 mégohms banques de X 16 x 4) 16M16
• Écrivez la récupération (t WR)
– t WR = « 2 CLK » 1 A2
• Paquet en plastique – OCPL2
– 54 goupille TSOP II OCPL2 (400 mil) TG
(norme)
– 54 goupille TSOP II OCPL2 (400 mil) P
sans Pb
– 60 boule FBGA (x4, x8) (8mm x 16mm) FB
– 60 BB sans Pb de la boule FBGA (x4, x8)
(8mm x 16mm)
– 54 boule VFBGA (x16) (8mm x 14 millimètres) FG
– 54 boule VFBGA (x16) BG sans Pb
(8mm x 14 millimètres)
• Synchronisation (durée de cycle)
– @ CL 6.0ns = 3 (x8, x16 seulement) -6A
– @ CL 7.5ns = 3 (PC133) -75
– @ CL 7.5ns = 2 (PC133) -7E
• L'individu régénèrent
– Norme aucun
– Puissance faible L3
• Gamme de température de fonctionnement
– Message publicitaire (0°C +70°C) à aucun
– Industriel (– 40°C +85°C) au service informatique
• Révision de conception : D
Notes : 1. référez-vous à la note technique de micron : TN-48-05.
2. Ligne médiane décentrée.
3. Micron de contact pour la disponibilité.
Description générale
Le 256Mb SDRAM est un CMOS ultra-rapide, mémoire vive dynamique contenant 268 435 456 bits. Il est intérieurement configuré pendant qu'une DRACHME de quadruple-banque avec une interface synchrone (tous les signaux sont enregistrés sur le bord positif du signal d'horloge, CLK). Chacune des banques de bit de x4 67 108 864 est organisée en tant que 8 192 rangées par 2 048 colonnes par 4 bits. Chacune des banques de bit de x8 67 108 864 est organisée en tant que 8 192 rangées par 1 024 colonnes par 8 bits. Chacune des banques de bit de x16 67 108 864 est organisée en tant que 8 192 rangées par 512 colonnes par 16 bits.
Lisez et les accès en écriture à SDRAM sont éclatés a orienté ; les accès commencent à un emplacement choisi et continuent pour un nombre programmé d'emplacements dans un ordre programmé. Les accès commencent par l'enregistrement d'une commande ACTIVE, qui est alors suivie d'une LIRE ou la touche d'écriture. Le peu d'adresse a enregistré coïncident avec la commande ACTIVE est employé pour choisir la banque et la rangée à accéder (BA0, BA1 choisissent la banque ; A0-A12 choisissent la rangée). Le peu d'adresse a enregistré coïncident avec LUE ou la touche d'écriture est employé pour choisir l'emplacement commençant de colonne pour l'accès d'éclat.
SDRAM prévoit lue programmable ou écrit des longueurs (BL) d'éclat de 1, 2, 4, ou 8 emplacements, ou le feuillet plein, avec un éclat terminent l'option. Une fonction automatique de pré-charge peut être permise de fournir une pré-charge auto-synchronisée de rangée qui est lancée à la fin de l'ordre d'éclat.
Le 256Mb SDRAM emploie une architecture canalisée interne pour réaliser l'opération ultra-rapide. Cette architecture est compatible avec la règle 2n des architectures de prefetch, mais elle permet également à l'adresse de colonne d'être changée sur chaque rhythme pour réaliser un ultra-rapide, entièrement à accès sélectif. La précharge d'une banque tandis que l'accès d'une les trois des autres banques cachera la PRÉ-CHARGE fait un cycle et fournissent l'opération sans couture, ultra-rapide, à accès aléatoire.
Le 256Mb SDRAM est conçu pour fonctionner dans des systèmes mémoire 3.3V. Une automobile régénèrent le mode est fournie, avec une puissance-économie, mode de puissance-vers le bas. Toutes les entrées et sorties sont LVTTL-compatibles.
La partie essentielle d'offre de SDRAMs avance dans la performance opérationnelles de DRACHME, y compris la capacité d'éclater synchroniquement des données à un débit élevé avec la génération automatique de colonne-adresse, la capacité d'intercaler entre les banques internes pour cacher le temps de pré-charge, et la capacité pour changer aléatoirement des adresses de colonne sur chaque rhythme pendant un éclat accèdent.
64 schéma fonctionnel fonctionnel du mégohm X 4 SDRAM
32 schéma fonctionnel fonctionnel du mégohm X 8 SDRAM
16 schéma fonctionnel fonctionnel du mégohm X 16 SDRAM
