TMS320C6678CYP IC électronique ébrèche le processeur de signaux numériques fixe et à point mobile multinucléaire

TMS320C6678

Processeur de signaux numériques fixe et à point mobile multinucléaire

Caractéristiques

• Huit sous-systèmes de noyau de TMS320C66x™ DSP (C66x CorePacs), chacun avec

  – 1,0 gigahertz ou 1,25 gigahertz noyau fixe/à point mobile de C66x d'unité centrale de traitement

    › 40 GMAC/Core pour le point fixe @ 1,25 gigahertz

    › 20 GFLOP/Core pour la virgule flottante @ 1,25 gigahertz

  – Mémoire

    octet L1P du› 32K par noyau

    octet L1D du› 32K par noyau

    octet du› 512K L2 local par noyau

• Contrôleur partagé multinucléaire (MSMC) de mémoire

  – mémoire de 4096KB MSM SRAM partagée par huit DSP C66x CorePacs

  – Unité de protection de la mémoire pour MSM SRAM et DDR3_EMIF

• Navigateur multinucléaire

  – 8192 files d'attente universelles de matériel avec le gestionnaire de files d'attente

  – DMA basé sur paquet pour des transferts de Zéro-frais généraux

• Coprocesseur de réseau

  – L'accélérateur de paquet permet le soutien de

    Avion de transport de› IPsec, GTP-U, SCTP, PDCP

    Avion PDCP (RoHC d'utilisateur du› L2, chiffrage d'air)

    sortie de Fil-vitesse du› 1-Gbps à 1,5 MPackets par seconde

  – Le moteur d'accélérateur de sécurité permet le soutien de

    › IPSec, SRTP, 3GPP, interface d'air de WiMax, et sécurité de SSL/TLS

    › BCE, CBC, CTR, F8, A5/3, CCM, GCM, HMAC, CMAC, GMAC, AES, DES, 3DES,

      Kasumi, NEIGE 3G, SHA-1, SHA-2 (256-bit gâchis), MD5

    › Jusqu'à la vitesse de chiffrage de 2,8 GBP

• Périphériques

  – Quatre ruelles de SRIO 2,1

    opération de GBaud du› 1.24/2.5/3.125/5 soutenue par ruelle

    Les appuis de› dirigent l'entrée-sortie, dépassement de message

    Le› soutient quatre 1×, deux 2×, un 4×, et deux 1× de + des configurations un lien 2×

  – PCIe Gen2

    Port simple de› soutenant 1 ou 2 ruelles

    Le› soutient jusqu'à 5 GBaud par ruelle

  – Lien hypertexte

    Le› soutient des connexions à d'autres dispositifs trapézoïdaux d'architecture fournissant l'évolutivité de ressource

    Le› soutient jusqu'à 50 Gbaud

  – Sous-système de commutateur de Gigabit Ethernet (GbE)

    Ports du› deux SGMII

    Le› soutient 10/100/1000 opération de Mbps

  – interface DDR3 64-bit (DDR3-1600)

    espace mémoire accessible d'octet du› 8G

  – EMIF de 16 bits

  – Deux portes série de télécom (TSIP)

    Le› soutient 1024 DS0s par TSIP

    Le› soutient 2/4/8 de ruelles à 32.768/16.384/8.192 Mbps par ruelle

  – Interface d'UART

  – Interface d'I2 C

  – 16 bornes de GPIO

  – Interface de SPI

  – Module de sémaphore

  – Seize minuteries 64-bit

  – Trois Sur-puce PLLs

• La température commerciale :

  – 0°C à 85°C

• La température prolongée :

  – - 40°C à 100°C

1,1 architecture de clef de voûte

L'architecture multinucléaire trapézoïdale du TI fournit à une structure de haute performance pour intégrer des noyaux de RISC et de DSP les coprocesseurs et l'entrée-sortie spécifiques à l'application. La clef de voûte est la première de sa sorte qui fournit à largeur de bande interne appropriée pour l'accès incolmatable à tous les noyaux, périphériques, coprocesseurs, et entrée-sortie de traitement. Ceci est réalisé avec quatre éléments principaux de matériel : Navigateur multinucléaire, TeraNet, contrôleur partagé multinucléaire de mémoire, et lien hypertexte.

Le navigateur multinucléaire est un directeur basé sur paquet innovateur ce des contrôles 8192 files d'attente. Quand des tâches sont assignées aux files d'attente, le navigateur multinucléaire fournit l'expédition matériel-accélérée qui dirige des tâches vers le matériel disponible approprié. Le système sur une puce basé sur paquet (SoC) emploie les deux capacités de Tbps de la ressource centrale commutée par TeraNet aux paquets de mouvement. Le contrôleur partagé multinucléaire de mémoire permet traiter des noyaux pour accéder à la mémoire partagée directement sans tirer de la capacité de TeraNet, ainsi le mouvement de paquet ne peut pas être bloqué par accès mémoire.

Le lien hypertexte fournit une interconnexion 50-Gbaud niveau de la puce qui permet à SoCs de fonctionner en tandem. Ses frais généraux de bas-protocole et sortie élevée font à lien hypertexte une interface idéale pour des interconnexions interpuces. Travaillant avec le navigateur multinucléaire, le lien hypertexte expédie des tâches aux dispositifs tandem d'une manière transparente et exécute des tâches comme si elles fonctionnent sur les ressources locales.

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