Contrôleur d'Ethernet de support des composants ENC28J60-I/SO de l'électronique seul avec l'interface de SPI

Contrôleur autonome d'Ethernet d'ENC28J60-I/SO avec l'interface de SPI

Caractéristiques de contrôleur d'Ethernet

Contrôleur compatible d'Ethernet d'IEEE 802,3

MAC et 10BaseT intégrés PHY

Appuis un port 10BaseT avec la détection et la correction automatiques de polarité

Modes intégraux et semi-duplex de soutiens

Automatiques programmables retransmettent sur la collision

Remplissage programmable et génération de centre de détection et de contrôle

Rejet automatique programmable des paquets incorrects

L'interface de SPI avec l'horloge accélère à 20 mégahertz

Tampon

paquet SRAM à double accès de la transmission/réception 8-Kbyte

Taille de tampon configurable de transmission/réception

la circulaire Matériel-contrôlée reçoivent le fifo

Aléatoire et à accès direct d'un octet avec l'auto-incrément

DMA interne pour le transfert de données rapide

Calcul assisté par le matériel de somme de contrôle pour différents protocoles réseau

Caractéristiques moyennes de (MAC) de contrôleur d'Access

Paquets de soutiens Unicast, de multicast et d'émission

Programmable recevez le filtrage des paquets et réveillez le centre serveur sur logique ET ou OU de ce qui suit : - Adresse de destination d'Unicast - adresse de multicast - adresse d'émission - Packet™ magique - adresses de destination de groupe comme définies par la table de brouillage 64-bit - configuration avec un modèle programmable de jusqu'à 64 octets à la compensation définie par l'utilisateur

Caractéristiques de la couche physique (PHY)

Mode de réalimentation

Deux sorties programmables de LED pour le LIEN, TX, RX, collision et complètement/statut semi-duplex

Opérationnel

Six sources d'interruption et une borne de sortie d'interruption

Condition d'entrée d'horloge de 25 mégahertz

L'horloge goupillent avec le prescaler programmable

Tension d'opération de 3.1V à 3.6V (3.3V typiques)

entrées 5V tolérantes

Température ambiante : -40°C à +85°C industriel, 0°C au message publicitaire de +70°C (SSOP seulement)

28-pin SPDIP, SSOP, SOIC, paquets de QFN

Types de paquet

1,0 APERÇU

L'ENC28J60 est un contrôleur autonome d'Ethernet avec une interface périphérique périodique industriellement compatible (SPI). Il est conçu pour servir d'interface réseau d'Ethernet à n'importe quel contrôleur équipé de SPI. L'ENC28J60 rencontre tout les IEEE 802,3 caractéristiques. Il incorpore un certain nombre de plans de filtrage des paquets pour limiter les paquets entrants. Il fournit également un module interne de DMA pour le flux de données rapide et le calcul assisté par le matériel de somme de contrôle, qui est employé dans divers protocoles réseau. La communication avec le contrôleur de centre serveur est mise en application par l'intermédiaire d'une goupille d'interruption et de SPI, avec des fréquences de base de jusqu'à 20 mégahertz. Deux bornes consacrées sont utilisées pour le lien de LED et l'indication d'activité de réseau. Un schéma fonctionnel simple de l'ENC28J60 est montré sur le schéma 1-1. Un circuit typique d'application utilisant le dispositif est montré sur le schéma 1-2. Avec l'ENC28J60, deux transformateurs d'impulsion et quelques composants passifs sont tout ce qui est exigé pour relier un microcontrôleur à un réseau Ethernet.

L'ENC28J60 se compose de sept blocs fonctionnels importants : 1. Une interface de SPI qui sert de voie de transmission entre le contrôleur de centre serveur et l'ENC28J60. 2. compteurs d'instruction qui sont employés pour commander et surveiller l'ENC28J60. 3. Un tampon à double accès de RAM pour des paquets d'Emissions de Données reçues et. 4. Un arbitre pour commander l'accès au tampon de RAM quand des demandes sont faites à partir de DMA, transmettent et reçoivent des blocs. 5. L'interface de bus qui interprète des données et des commandes reçues par l'intermédiaire de SPI connectent. 6. Le module de MAC (contrôle d'accès moyen) ce met en application la logique conforme de MAC d'IEEE 802,3. 7. Le module de PHY (couche physique) qui code et décode les données analogiques qui sont présentes sur l'interface de twisted pair. Le dispositif contient également d'autres blocs de soutien, tels que l'oscillateur, le régulateur de tension de sur-puce, traducteurs de niveau pour fournir 5V I/Os tolérant et logique de commandes système.

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