Description générale
La famille Spartan®-6 fournit à de principales capacités d'intégration de système le plus bas coût total pour des applications à fort débit. La famille de treize membres fournit des densités augmentées s'étendant de 3 840 à 147 443 cellules de logique, avec la moitié de la puissance des familles spartiates précédentes, et une connectivité plus rapide et plus complète. Construit sur une technologie transformatrice de cuivre de basse puissance mûre de 45 nanomètre qui fournit l'équilibre optimal du coût, de la puissance, et de l'interprétation, la famille Spartan-6 offre nouveau, une logique plus efficace, des double-registres 6 d'entrée de consultation de la table (LUT) et une sélection riche des blocs au niveau système intégrés. Ceux-ci incluent 18 RAM de bloc du Kb (2 x Kb 9), tranches de la deuxième génération DSP48A1, contrôleurs de mémoire de SDRAM, blocs augmentés de gestion d'horloge de mélangé-mode, technologie de SelectIO™, blocs périodiques ultra-rapides poweroptimized d'émetteur-récepteur, blocs compatibles de point final de PCI Express®, modes au niveau système avancés de gestion de puissance, automatique-détectent des options de configuration, et la sécurité augmentée d'IP la protection avec AES et d'ADN de dispositif. Ces caractéristiques fournissent à une alternative programmable peu coûteuse aux produits faits sur commande d'ASIC la facilité d'utilisation sans précédent. Offre de Spartan-6 FPGAs la meilleure solution pour des conceptions à fort débit de logique, des conceptions grand public de DSP, et des applications incluses sensibles au coût. Spartan-6 FPGAs sont la base programmable de silicium pour les plates-formes visées de conception qui fournissent le logiciel et les composantsmatériels intégrés qui permettent à des concepteurs de se concentrer sur l'innovation dès que leur cycle de développement commencera.
Résumé des caractéristiques de Spartan-6 FPGA
• Famille Spartan-6 : • Spartan-6 LX FPGA : Logique optimisée • Spartan-6 LXT FPGA : Connectivité périodique ultra-rapide • Conçu pour le coût bas • Blocs intégrés efficaces multiples • Sélection optimisée des normes d'entrée-sortie • Protections bouleversées • Paquets fil-collés en plastique à fort débit • Basse charge statique et puissance dynamique • processus de 45 nanomètre optimisé pour le coût et la puissance faible • Hibernez le mode de puissance-vers le bas pour la puissance nulle • Suspendez le mode maintient l'état et la configuration avec multibroche se réveillent, amélioration de contrôle • Une tension plus de basse puissance du noyau 1.0V (LX FPGAs, -1L seuls) • Tension de noyau de la haute performance 1.2V (LX et LXT FPGAs, -2, -3, et catégories de vitesse de -3N) • Multi-tension, banques multistandard d'interface de SelectIO™ • Taux de transfert des données de jusqu'à 1 080 Mb/s par entrée-sortie différentielle • Commande sélectionnable de sortie, jusqu'à 24 mA par goupille • 3.3V aux normes et aux protocoles de l'entrée-sortie 1.2V • Interfaces de mémoire bonne marchée de HSTL et de SSTL • Conformité chaude d'échange • L'entrée-sortie réglable a massacré des taux pour améliorer l'intégrité du signal • Émetteurs-récepteurs périodiques ultra-rapides de GTP dans le LXT FPGAs • Jusqu'à 3,2 Gb/s • Interfaces ultra-rapides comprenant : Serial ATA, l'aurore, Ethernet 1G, PCI Express, OBSAI, CPRI, EPON, GPON, DisplayPort, et XAUI • Bloc intégré de point final pour les conceptions de PCI Express (LXT) • Assistance technologique bonne marchée de PCI® compatible avec les 33 mégahertz, 32 - et spécifications 64-bit. • Tranches DSP48A1 efficaces • Traitement des signaux performant d'arithmétique et • Rapidement multiplicateur 18 x 18 et accumulateur mordu par 48 • Capacité de canalisation et de cascade • Pré-additionneur pour aider des applications de filtre • Blocs intégrés de contrôleur de mémoire • Appui de la RDA, du DDR2, du DDR3, et du LPDDR • Débits jusqu'à 800 Mb/s (largeur de bande de crête de 12,8 Gb/s) • structure d'autobus de Multi-port avec le fifo indépendant pour réduire des questions de synchronisation de conception • Ressources abondantes de logique avec la capacité accrue de logique • Registre à décalage facultatif ou appui distribué de RAM • 6 entrée efficace LUTs améliorer la représentation et réduire au minimum la puissance • LUT avec de doubles bascules pour des applications centrales de canalisation • Bloc RAM avec un large éventail de granularité • Le bloc rapide RAM avec l'octet écrire permettent • 18 blocs de Kb qui peuvent être sur option programmés en tant que deux 9 RAM indépendantes de bloc de Kb • Tuile de gestion d'horloge (CMT) pour la représentation augmentée • Synchronisation à faible bruit et flexible • Les directeurs de pendule à lecture digitale (DCMs) éliminent la déformation de coefficient de biais et d'utilisation d'horloge • Boucles à verrouillage déphasé (PLLs) pour la synchronisation de bas-frousse • Synthèse de fréquence avec la multiplication, la division, et déphaseur simultanés • Seize réseaux globaux d'horloge de bas-biais • La configuration simplifiée, soutient des normes bonnes marchées • la goupille 2 automatique-détectent la configuration • Large tiers SPI (jusqu'à x4) et NI appui instantané • Éclair riche de plate-forme de Xilinx de caractéristique avec JTAG • Soutien de MultiBoot de surclassement à distance avec les bitstreams multiples, utilisant la protection de chien de garde • Sécurité augmentée pour la protection de conception • Identificateur unique d'ADN de dispositif pour l'authentification de conception • Chiffrage de bitstream d'AES dans les dispositifs plus grands • Un traitement inclus plus rapide avec augmenté, coût bas, processeur mou de MicroBlaze™ • Industrie-principales conceptions d'IP et de référence
