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Le Xeon E5-2620 v4 est un microprocesseur 64-bit du l'octa-noyau x86 présenté par Intel en 2016. Ce MPU de serveur est conçu pour les environnements 2S standard (facteur de forme de place 1U). Fonctionnant à 2,1 gigahertz avec une fréquence de poussée de turbo de 3 gigahertz pour un noyau actif simple, ce MPU a un TDP de 85 W et est fabriqué sur un processus de 14 nanomètre (basé sur Broadwell).
| Nombre de processeur | E5-2680 v2 |
| Famille | Xeon |
| Technologie (micron) | 0,022 |
| Vitesse du processeur (gigahertz) | 2,8 |
| Vitesse d'autobus (mégahertz) | 4000 (QPI) |
| Taille de la cachette L2 (KBs) | 2560 |
| Taille de la cachette L3 (mb) | 25 |
| Le nombre de noyaux | 10 |
| EM64T | Soutenu |
| Technologie de HyperThreading | Soutenu |
| Technologie de virtualisation | Soutenu |
| Technologie augmentée de SpeedStep | Soutenu |
| Caractéristique mordue pardébronchement | Soutenu |
| Notes | Double-traitement |
| Type | Unité centrale de traitement/microprocesseur |
| Segment de marché | Serveur |
| Famille | |
| Numéro de type | |
| Fréquence | 2800 mégahertz |
| Fréquence maximum de turbo | 3100 mégahertz (6 noyaux ou plus) 3200 mégahertz (5 noyaux) 3300 mégahertz (4 noyaux) 3400 mégahertz (3 noyaux) 3500 mégahertz (2 noyaux) 3600 mégahertz (1 noyau) |
| Vitesse d'autobus | 8 GT/s QPI (4000 mégahertz) 5 GT/s DMI |
| Multiplicateur d'horloge | 28 |
| Paquet | 2011-land Flip-Chip Land Grid Array |
| Prise | Prise 2011/LGA2011 |
| Taille | 2,07" » de x 1,77/5.25cm x 4.5cm |
| Date d'introduction | 10 septembre 2013 |
| Date de la Fin-de-vie | La date passée d'ordre pour des processeurs du consommateur est le 30 septembre 2016 La date passée d'expédition pour des processeurs de plateau du consommateur est le 8 mars 2019 |
Architecture/Microarchitecture :
| Microarchitecture | Ivy Bridge |
| Plate-forme | ROMLEY-PE LE ROMLEY-WS |
| Noyau de processeur | Pont-PE de lierre |
| Steppings de noyau | M0 (QEN1) M1 (QF6T, SR1A6) |
| CPUID | 306E4 (SR1A6) |
| Processus de fabrication | 0,022 microns |
| Largeur de données | bit 64 |
| Le nombre de noyaux d'unité centrale de traitement | 10 |
| Le nombre de fils | 20 |
| Unité de virgule flottante | Intégré |
| Taille de niveau 1 cachette | 10 x 32 la manière du KB 8 a placé les cachettes associatives d'instruction 10 x 32 la manière du KB 8 a placé les cachettes associatives de données |
| Taille de niveau 2 cachettes | 10 x 256 la manière du KB 8 a placé les cachettes associatives |
| Taille de niveau 3 cachettes | 25 la manière du mb 20 a placé la cachette partagée associative |
| Mémoire physique | 768 gigaoctets (par prise) |
| Multitraitement | Jusqu'à 2 processeurs |
| Prolongements et technologies |
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| Caractéristiques de puissance faible | Technologie augmentée de SpeedStep |
| Périphériques/composants intégrés | |
| Graphiques intégrés | Aucun |
| Contrôleur de mémoire | Le nombre de contrôleurs : 1 Canaux de mémoire : 4 Mémoire soutenue : DDR3-800, DDR3-1066, DDR3-1333, DDR3-1600, DDR3-1866 DIMMs par canal : 3 Largeur de bande maximum de mémoire (GB/s) : 59,7 La CCE a soutenu : Oui |
| D'autres périphériques |
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Périphériques/composants intégrés :
| Graphiques intégrés | Aucun |
| Contrôleur de mémoire | Le nombre de contrôleurs : 1 Canaux de mémoire : 4 Mémoire soutenue : DDR3-800, DDR3-1066, DDR3-1333, DDR3-1600, DDR3-1866 DIMMs par canal : 3 Largeur de bande maximum de mémoire (GB/s) : 59,7 La CCE a soutenu : Oui |
| D'autres périphériques |
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Paramètres électriques/thermiques :
| Noyau de V | 0.65V - 1.3V |
| Température de fonctionnement minimum/maximum | 5°C - 82°C |
| Thermal Design Power | 115 watts |