Série de la puce de processeur d'unité centrale de traitement du noyau I3-6100U SR2EU I3 (3MB cachette, jusqu'à 2.3GHz) - unité centrale de traitement de carnet
Le noyau i3-6100U est un double-noyau SoC d'ULV (tension très réduite) basé sur l'architecture de Skylake et a été lancé en septembre 2015. L'unité centrale de traitement peut être trouvée dans les ultrabooks aussi bien que des carnets normaux. En plus de deux noyaux d'unité centrale de traitement avec le Hyper-filetage synchronisé à 2,3 gigahertz (aucun Turbo Boost), la puce intègre également HD Graphics 520 GPU et un contrôleur à canal double de la mémoire DDR4-2133/DDR3L-1600. Le SoC est fabriqué utilisant un processus de 14 nanomètre avec des transistors de FinFET.
Nombre i3-6100U de processeur
| Nombre de processeur | i3-6100U |
| Famille | Mobile du noyau i3 |
| Technologie (micron) | 0,014 |
| Vitesse du processeur (gigahertz) | 2,3 |
| Taille de la cachette L2 (KBs) | 512 |
| Taille de la cachette L3 (mb) | 3 |
| Le nombre de noyaux | 2 |
| EM64T | Soutenu |
| Technologie de HyperThreading | Soutenu |
| Technologie de virtualisation | Soutenu |
| Technologie augmentée de SpeedStep | Soutenu |
| Caractéristique mordue pardébronchement | Soutenu |
Informations générales :
Architecture Microarchiteture :
| Microarchitecture | Skylake |
| Noyau de processeur | Skylake-U |
| Creusez la progression | D1 (SR2EU) |
| Processus de fabrication | 0,014 microns |
| Largeur de données | bit 64 |
| Le nombre de noyaux d'unité centrale de traitement | 2 |
| Le nombre de fils | 4 |
| Unité de virgule flottante | Intégré |
| Taille de niveau 1 cachette | 2 x 32 la manière du KB 8 a placé les cachettes associatives d'instruction
2 x 32 la manière du KB 8 a placé les cachettes associatives de données |
| Taille de niveau 2 cachettes | 2 x 256 la manière du KB 4 a placé les cachettes associatives |
| Taille de niveau 3 cachettes | 3 la manière du mb 12 a placé la cachette partagée associative |
| Mémoire physique | 32 GIGAOCTETS |
| Multitraitement | Non soutenu |
| Prolongements et technologies | - Instructions MMX
- SSE/couler des prolongements de SIMD
- SSE2/couler les prolongements 2 de SIMD
- SSE3/couler les prolongements 3 de SIMD
- SSSE3/prolongements coulants supplémentaires 3 de SIMD
- SSE4/SSE4.1 + SSE4.2/couler les prolongements 4 de SIMD
- AES/instructions standard chiffrage avancé
- AVX/prolongements avancés de vecteur
- AVX2/prolongements avancés 2,0 de vecteur
- BMI/BMI1 + BMI2/instructions modification de configuration binaire
- F16C / instructions à point mobile de 16 bits de conversion
- Opérande FMA3/3 fondu Multiplier-pour ajouter des instructions
- EM64T/technologie mémoire prolongée 64/Intel 64
- NX/XD/exécutent le peu de débronchement
- HT/technologie de Hyper-filetage
- Technologie de VT-x/virtualisation
- VT-d/virtualisation pour l'entrée-sortie dirigée
- TSX/prolongements transactionnels de synchronisation
- Multiplexeur/prolongements de protection de la mémoire
- SGX/garde Extensions de logiciel
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| Caractéristiques de puissance faible | Technologie augmentée de SpeedStep |
Périphériques/composants intégrés :
| Contrôleur d'affichage | 3 affichages |
| Graphiques intégrés | Type de GPU : HD 520
Rangée de graphiques : GT2
Microarchitecture : GEN 9 LP
Modules exécution : 24
Fréquence basse (mégahertz) : 300
Fréquence maximum (mégahertz) : 1000 |
| Contrôleur de mémoire | Le nombre de contrôleurs : 1
Canaux de mémoire : 2
Mémoire soutenue : LPDDR3-1600, LPDDR3-1866, DDR4-1866, DDR4-2133
Largeur de bande maximum de mémoire (GB/s) : 34,1 |
| D'autres périphériques | - Interface de PCI Express 3,0 (12 ruelles)
- Contrôleur de SATA
- Contrôleur d'USB
- USB OTG
- eMMC 5,0
- SDXC 3,0
- Entrée-sortie de legs
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Paramètres électriques/thermiques :
| Température de fonctionnement maximum | 100°C |
| Thermal Design Power | 15Watt |
