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Série de la puce de processeur d'unité centrale de traitement du noyau I3-6006U SR2UW I3 (3MB cachette, jusqu'à 2.0GHz) - unité centrale de traitement de carnet

Le noyau i3-6006U est un processeur de double-noyau d'ULV basé sur l'architecture de Skylake, qui a été officiellement lancée en novembre 2016. Ce processeur est employé souvent dans des ordinateurs portables minces. En plus de deux noyaux hyperthreading d'unité centrale de traitement fonctionnant (relativement bas) à 2,0 gigahertz (pas accélération de Turbo Boost), la puce intègre également HD Graphics 520 cartes graphiques (900MHz seul) et contrôleurs à canal double de la mémoire 2133/DDR3L-1600 de DDR4-. La puce est fabriquée par le processus de 14 nanomètre et le transistor de FinFET.
| Nombre de processeur | i3-6006U |
| Famille | Mobile du noyau i3 |
| Technologie (micron) | 0,014 |
| Vitesse du processeur (gigahertz) | 2 |
| Taille de la cachette L2 (KBs) | 512 |
| Taille de la cachette L3 (mb) | 3 |
| Le nombre de noyaux | 2 |
| EM64T | Soutenu |
| Technologie de HyperThreading | Soutenu |
| Technologie de virtualisation | Soutenu |
| Technologie augmentée de SpeedStep | Soutenu |
| Caractéristique mordue pardébronchement | Soutenu |
Informations générales :
| Type | Unité centrale de traitement/microprocesseur |
| Segment de marché | Mobile |
| Famille | |
| Numéro de type | |
| Fréquence | 2000 mégahertz |
| Multiplicateur d'horloge | 20 |
| Paquet | 1356-ball micro-FCBGA |
| Prise | BGA1356 |
| Taille | 1,65 » x 0,94"/4.2cm x 2.4cm |
| Date d'introduction | Novembre 2016 |
Architecture Microarchiteture :
| Microarchitecture | Skylake |
| Noyau de processeur | Skylake-U |
| Creusez la progression | D1 (SR2UW) |
| Processus de fabrication | 0,014 microns |
| Largeur de données | bit 64 |
| Le nombre de noyaux d'unité centrale de traitement | 2 |
| Le nombre de fils | 4 |
| Unité de virgule flottante | Intégré |
| Taille de niveau 1 cachette | 2 x 32 la manière du KB 8 a placé les cachettes associatives d'instruction 2 x 32 la manière du KB 8 a placé les cachettes associatives de données |
| Taille de niveau 2 cachettes | 2 x 256 la manière du KB 4 a placé les cachettes associatives |
| Taille de niveau 3 cachettes | 3 la manière du mb 12 a placé la cachette partagée associative |
| Mémoire physique | 32 GIGAOCTETS |
| Multitraitement | Non soutenu |
| Prolongements et technologies |
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| Dispositifs de sécurité |
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| Caractéristiques de puissance faible | Technologie augmentée de SpeedStep |
Périphériques/composants intégrés :
| Graphiques intégrés | Type de GPU : HD 520 Rangée de graphiques : GT2 Microarchitecture : GEN 9 LP Modules exécution : 24 Fréquence basse (mégahertz) : 300 Fréquence maximum (mégahertz) : 900 |
| Contrôleur de mémoire | Le nombre de contrôleurs : 1 Canaux de mémoire : 2 Mémoire soutenue : DDR3L-1600, LPDDR3-1866, DDR4-2133 Largeur de bande maximum de mémoire (GB/s) : 34,1 |
| D'autres périphériques |
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Paramètres électriques/thermiques :
| Température de fonctionnement maximum | 100°C |
| Thermal Design Power | 15 watts |