Services de gestion d'entreprise de route en soie de Pékin Cie., Ltd

Integrity management, solidarity and mutual help, innovation and change, pragmatism and efficiency.

Manufacturer from China
Fournisseur Vérifié
7 Ans
Accueil / produits / DRAM Memory Chip /

Rendement élevé de bâti de surface de la puce de mémoire de drachme de H5TQ4G63CFR-RDC 256MX16 CMOS PBGA96

Contacter
Services de gestion d'entreprise de route en soie de Pékin Cie., Ltd
Visitez le site Web
Pays / Région:china
Contact:Mr
Contacter

Rendement élevé de bâti de surface de la puce de mémoire de drachme de H5TQ4G63CFR-RDC 256MX16 CMOS PBGA96

Demander le dernier prix
Numéro de type :H5TQ4G63CFR-RDC
Quantité d'ordre minimum :1 paquet
Conditions de paiement :T/T, Paypal, Western Union, engagement et d'autres
Capacité d'approvisionnement :10K par mois
Délai de livraison :3-5 jours de travail
Détails d'emballage :paquet de plateau, 1600/box
No de l'article :H5TQ4G63CFR-RDC
Type d'IC de mémoire :DRACHME DE LA RDA
Mode d'Access :ÉCLAT MULTI DE PAGE DE LA BANQUE
Paquet :R-PBGA-B96
Largeur de mémoire :16
Montage :Surface Mount
more
Contacter

Add to Cart

Trouver des vidéos similaires
Voir la description du produit
DRACHME de la puce de mémoire de drachme H5TQ4G63CFR-RDC RDA, 256MX16, CMOS, PBGA96
 
Le H5TQ4G63 est une DRACHME synchrone du débit 4 294 967 296 du bit CMOS de double III (DDR3), idéalement adaptée aux applications de mémoire centrale qui exige la grande densité de mémoire et la largeur de bande élevée. Opérations entièrement synchrones d'offre de SK Hynix 4Gb DDR3 SDRAMs référencées aux bords en hausse et en baisse de l'horloge. Tandis que toutes les adresses et entrées de contrôle sont verrouillées sur les bords de montée des CK (bords en baisse des CK), des données, des stroboscopes de données et écrire des entrées de masques de données sont prélevés sur les bords en hausse et en baisse de elle. Les circulations de données sont intérieurement canalisées et à 8 bits prefetched pour réaliser la largeur de bande très élevée.
 

Caractéristiques

  • VDD=VDDQ=1.5V +/- 0.075V
  • Opération des entrées d'horloge entièrement différentielle (CK, CK)
  • Stroboscope différentiel de données (DQS, DQS)
  • Sur le DLL de puce alignez la transition de DQ, de DQS et de DQS avec la transition des CK
  • Les masques de DM écrivent donnée-dans aux bords de montée et en baisse du stroboscope de données
  • Toutes les adresses et entrées de contrôle excepté des données, des stroboscopes de données et des masques de données verrouillés sur les bords d'augmentation de l'horloge
  • La latence programmable de CAS 5, 6, 7, 8, 9, 10, 11, 13 et 14 a soutenu
  • La latence additive programmable 0, CL-1, et CL2 a soutenu
  • Latence programmable de CAS Write 9 (de cwl) = 5, 6, 7, 8 et 10
  • Longueur éclatée programmable 4/8 avec des les deux grignotement séquentiel et mode d'imbrication
  • Commutateur de BL en marche
  • 8banks
  • La moyenne régénèrent le cycle (Tcase de 0°C~ 95°C)
    • 7,8 µs à 0°C | 85°C
    • 3,9 µs à 85°C | la température 95°C commerciale (0°C | 95°C) la température industrielle (-40°C | 95°C)
  • JEDEC 78ball standard FBGA (x8), 96ball FBGA (x16)
  • Force de conducteur choisie par EMRS
  • La dynamique sur l'arrêt de matrice a soutenu
  • La goupille REMISE À ZÉRO asynchrone a soutenu
  • Le calibrage de ZQ a soutenu
  • TDQS (stroboscope de données d'arrêt) soutenu (x8 seuls)
  • Écrivez Levelization soutenu
  • 8 pré-efforts mordus

Attributs techniques

 
 
 
 
 

ECCN/UNSPSC

 
 
Inquiry Cart 0