PLD SMD Montage FPGA Circuit logique programmable EPM240T100C5N

La famille MAX® II de CPLDs non volatils à mise en marche instantanée est basée sur un procédé de flash métallique à 6 couches de 0,18 μm, avec des densités allant de 240 à 2,210 éléments logiques (LE) (128 à 2,0 μm).210 macrocells équivalents) et un stockage non volatile de 8 Kbits.

• CPLD à faible coût et à faible consommation
• Architecture instantanée et non volatile
• courant de veille aussi bas que 29 μA
• Délai de propagation rapide et temps d'horloge à la sortie
• Quatre horloges globales avec deux horloges disponibles par bloc de matrice logique (LAB)
• Bloc UFM jusqu'à 8 Kbits pour le stockage non volatile
• Un noyau multi-volt permettant des tensions d'alimentation externes de 3,3 V/2,5 V ou 1,8 V
• Interface d'entrée/sortie multi-volts prenant en charge les niveaux logiques de 3,3 V, 2,5 V, 1,8 V et 1,5 V
• Architecture adaptée aux bus, y compris le taux de déclenchement programmable, la résistance de l'entraînement, la tenue du bus et les résistances de traction programmables
• Les déclencheurs Schmitt permettant des entrées tolérantes au bruit (programables par broche)
• Les entrées/sorties sont entièrement conformes à la spécification PCI Local Bus, révision 2.2, pour un fonctionnement de 3,3 V à 66 MHz
• Prend en charge la prise à chaud
• Circuits intégrés JTAG pour l'analyse des limites (BST) conformes à la norme IEEE Std. 1149.1-1990
• Circuits du fournisseur de services Internet conformes à l'IEEE Std. 1532

Selon l'emballage d'exportation standard, les clients peuvent choisir parmi des cartons, des boîtiers en bois et des palettes en bois selon leurs propres besoins.