MPU du BRAS Cortex-A8 de MPU Sitara de circuit intégré de microcontrôleur d'AM3352BZCZ30 AM3352BZCZD80 AM3354BZCZA100 AM3354BZCZD80

MPU du BRAS Cortex-A8 de MPU Sitara de circuit intégré de microcontrôleur d'AM3352BZCZ30 AM3352BZCZD80 AM3354BZCZA100 AM3354BZCZD80

Caractéristiques 1

• Jusqu'au ‐ de 1-GHz SitaraTM ARM® Cortex®-A8 32 mordu processeur de RISC

  • – Coprocesseur de NEONTM SIMD

  • – 32KB de l'instruction L1 et 32KB de cachette de données

    Avec la détection de Simple-erreur (parité)

  • – 256KB de la cachette L2 avec le code correcteur d'erreurs

    (CCE)

  • – 176KB de ROM de botte de Sur-puce

  • – 64KB de RAM consacré

  • – Émulation et corriger - JTAG

  • – Contrôleur d'interruption (interruption jusqu'à 128

    Demandes)

• Mémoire de Sur-puce (L3 partagé RAM)

  • – 64KB du contrôleur polyvalent de mémoire de Sur-puce (OCMC) RAM

  • – Accessible à tous les maîtres

  • – Soutient la conservation pour la commande rapide

• Interfaces externes de mémoire (EMIF)

  • – mDDR (LPDDR), DDR2, DDR3, contrôleur de DDR3L :

    • – mDDR : horloge 200-MHz (débit 400-MHz)

    • – DDR2 : horloge 266-MHz (débit 532-MHz)

    • – DDR3 : horloge 400-MHz (débit 800-MHz)

    • – DDR3L : horloge 400-MHz (données 800-MHz

      Taux)

    • – bus de données de 16 bits

    • – 1GB de l'espace accessible total

    • – Soutient le bloc de mémoires un x16 ou deux x8

      Configurations

  • – Contrôleur polyvalent de mémoire (GPMC)

    • – Interface asynchrone à 8 bits et de 16 bits flexible de mémoire avec jusqu'à sept Chip Selects (non-et, NI, Muxed-NI, SRAM)

    • – Emploie le code de BCH pour soutenir 4, 8, ou de 16 bits CCE

    • – Emploie le code de Hamming pour soutenir CCE 1-Bit

  • – Module de repère d'erreurs (ORME)

    • – Utilisé en même temps que le GPMC pour localiser des adresses des erreurs de données des polynômes de syndrome produits utilisant un algorithme de BCH

    • – Appuis 4, 8, et de 16 bits par emplacement d'erreur du bloc 512-Byte basé sur des algorithmes de BCH