Pièce neuve EPM7064STC44-10 Dispositif logique programmable MAX 7000 / 1,13 M

MAX 7000

Famille de dispositifs logiques programmables

■ Dispositifs logiques programmables (PLD) hautes performances basés sur EEPROM et basés sur l'architecture MAX® de deuxième génération

■ Programmabilité intégrée au système (ISP) 5,0 V via la norme IEEE Std.Interface JTAG (Joint Test Action Group) 1149.1 disponible dans les appareils MAX 7000S - Circuits ISP compatibles avec IEEE Std.1532

■ Inclut des appareils MAX 7000 5,0 V et des appareils MAX 7000S ISP 5,0 V

■ Circuit de test de balayage limite JTAG (BST) intégré dans les appareils MAX7000S avec 128 macrocellules ou plus

■ Famille EPLD complète avec des densités logiques allant de 600 à 5 000 portes utilisables (voir Tableaux 1 et 2)

■ Retards logiques broche à broche de 5 ns avec des fréquences de compteur allant jusqu'à 175,4 MHz (y compris l'interconnexion)

■ Périphériques compatibles PCI disponibles

Pour plus d'informations sur les dispositifs 3,3 V MAX 7000A ou 2,5 V MAX 7000B programmables dans le système, consultez la fiche technique de la famille de dispositifs logiques programmables MAX 7000A ou la fiche technique de la famille de dispositifs logiques programmables MAX 7000B.

Description générale

La famille MAX 7000 de PLD haute densité et hautes performances est basée sur l'architecture MAX de deuxième génération d'Altera.Fabriquée avec une technologie CMOS avancée, la famille MAX 7000 basée sur EEPROM fournit de 600 à 5 000 portes utilisables, un ISP, des retards broche à broche aussi rapides que 5 ns et des vitesses de compteur allant jusqu'à 175,4 MHz.Les appareils MAX 7000S dans les niveaux de vitesse -5, -6, -7 et -10 ainsi que les appareils MAX 7000 et MAX 7000E dans les niveaux de vitesse -5, -6, -7, -10P et -12P sont conformes à la norme PCI Groupe d'intérêt spécial (PCI SIG) Spécification du bus local PCI, révision 2.2.Voir le tableau 3 pour les niveaux de vitesse disponibles.

Figure 1. Schéma fonctionnel des appareils EPM7032, EPM7064 et EPM7096