ÉCRAN PLAT d'ÉMETTEUR d'IC d'interface de DS90C385AMTX/NOPB LVDS UART 0,9 millimètres de taille

ÉCRAN PLAT d'ÉMETTEUR d'IC LVDS d'interface d'IC LVDS d'interface de DS90C385AMTX/NOPB UART

CARACTÉRISTIQUES 1

• Aucune séquence de lancement spéciale requise entre l'horloge/données et les goupilles de /PD. Des signaux d'entrée (horloge et données) peuvent être appliqués non plus avant ou après que le dispositif soit actionné.

• Spectre étalé de soutien synchronisant jusqu'à la modulation de fréquence 100kHz et aux déviations de la diffusion centrale ou de -5% de ±2.5% en bas de la diffusion

• La caractéristique « de détection d'horloge d'entrée » tirera toutes les paires de LVDS au bas de logique quand l'horloge d'entrée manque et quand le Pin de /PD est haute de logique

• 18 à 87,5 mégahertz de décalage de soutien d'horloge

• Puissance de Tx < 147="" mW="">

• Mode de puissance-Vers le bas de Tx < 60="">

• Appuis VGA, SVGA, XGA, SXGA (double pixel),

  SXGA+ (double pixel), UXGA (double pixel).

• L'autobus étroit réduit la taille et le coût de câble

• Sortie de jusqu'à 2,45 GBP

• Jusqu'à la largeur de bande 306.25Megabyte/sec

• 345 système mv (type) balancent des dispositifs de LVDS pour le bas IEM

• PLL n'exige aucun composant externe

• Conforme à la norme de TIA/EIA-644 LVDS

• Paquet de l'avance TSSOP du profil bas 56

DESCRIPTION 2

Le DS90C385A est une goupille pour goupiller le remplacement compatible pour DS90C383, DS90C383A et DS90C385. Le DS90C385A a les caractéristiques supplémentaires et les améliorations lui faisant un remplacement idéal pour DS90C383, DS90C383A et DS90C385. famille des émetteurs de LVDS.

L'émetteur de DS90C385A convertit 28 bits des données de LVCMOS/LVTTL en quatre trains de données de données de LVDS (différentiel de basse tension signalant). Un à verrouillage déphasé transmet l'horloge est transmis parallèlement aux trains de données de données au-dessus du cinquième lien de LVDS. Chaque cycle de transmettent des bits de l'horloge 28 des données d'entrée sont prélevés et transmis. À l'transmettre la fréquence du signal d'horloge de 87,5 mégahertz, 24 bits des données de RVB et 3 bits des paramètres de synchronisation et d'affichage à cristaux liquides (FPLINE, FPFRAME, DRDY) sont transmis à un taux de 612.5Mbps par voie de transmission de données de LVDS. Utilisant une horloge de 87,5 mégahertz, le flux de données est 306.25Mbytes/sec. Cet émetteur peut être programmé pour le stroboscope de bord d'augmentation ou le stroboscope en baisse de bord par une goupille consacrée. Un bord de montée ou un émetteur en baisse de stroboscope de bord interopérera avec un récepteur en baisse de FPDLink de stroboscope de bord sans n'importe quelle logique de traduction.

Ce jeu de puces est des moyens idéaux de résoudre des problèmes de taille d'IEM et de câble liés aux interfaces larges et ultra-rapides de TTL avec l'appui de synchronisation supplémentaire de spectre étalé.