CHUANGXINDA ELECTRONICS-TECH CO., LIMITED

CHUANGXINDA ELECTRONICS-TECH CIE., A LIMITÉ

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Puces programmables d'entrée-sortie IC de XC4VSX55-10FF1148I 640

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Ville:shenzhen
Province / État:guangdong
Pays / Région:china
Contact:CXDA-FPGA
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Puces programmables d'entrée-sortie IC de XC4VSX55-10FF1148I 640

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Number modèle :XC4VSX55-10FF1148I
Quantité d'ordre minimum :1 PCS
Conditions de paiement :T/T, Western Union, Paypal, assurance commerciale, carte de crédit
Capacité d'approvisionnement :328 PCs
Délai de livraison :3-5 jour
Détails de empaquetage :Emballage de norme internationale
Catégorie :Incorporé - FPGAs
Condition :Original 100%, tout neuf et original, nouveau
Nombre d'I/Os :Entrée-sortie 640
Produit :Virtex-4
Paquet/cas :FCBGA-1148
RAM distribué :kbit 384
Bloc inclus RAM - EBR :kbit 5760
Fréquence maximum d'opération :500 mégahertz
Service :BOM Kitting
Délai d'exécution :En stock, contact nous
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Réseau prédiffusé programmable de champ de XC4VSX55-10FF1148I 1148FCBGA FPGA

 

Attribut de produit Valeur d'attribut
Xilinx
FPGA - Réseau prédiffusé programmable de champ
Virtex-4
55296
Entrée-sortie 640
1,2 V
- 40 C
+ 100 C
SMD/SMT
FCBGA-1148
Série : XC4VSX55
Marque : Xilinx
RAM distribué : kbit 384
Bloc inclus RAM - EBR : kbit 5760
Fréquence maximum d'opération : 500 mégahertz
Humidité sensible : Oui
Type de produit : FPGA - Réseau prédiffusé programmable de champ
Quantité de paquet d'usine : 1
Sous-catégorie : Logique programmable IC

 

Résumé des caractéristiques de la famille Virtex-4

• Trois familles — LX/SX/FX
- Virtex-4 LX : Solution performante d'applications de logique
- Virtex-4 SX : Solution performante pour des applications de traitement numérique du signal (DSP)
- Virtex-4 FX : Solution performante et complète pour des applications incluses de plate-forme

 

• Technologie d'horloge de Xesium™
- Blocs du directeur de pendule à lecture digitale (DCM)
- Diviseurs phase-assortis supplémentaires d'horloge (PMCD)
- Horloges globales différentielles

 

• Tranche de XtremeDSP™
- 18 x 18, le complément des two, ont signé le multiplicateur
- Étapes facultatives de canalisation
- Accumulateur intégré (48-bit) et additionneur/subtracteur

 

• Smart RAM Memory Hierarchy
- RAM distribué
- Blocs à double accès de 18-Kbit RAM
· Étapes facultatives de canalisation
· La logique programmable facultative de fifo remaps automatiquement des signaux de RAM comme signaux de fifo
- L'interface de mémoire ultra-rapide soutient la RDA et le DDR-2 SDRAM, le QDR-II, et le RLDRAM-II.

 

 

Puces programmables d'entrée-sortie IC de XC4VSX55-10FF1148I 640

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