Conditions de paiement :T/T, Western Union, Paypal, assurance commerciale, carte de crédit
Capacité d'approvisionnement :80 PCs
Délai de livraison :3-5 jour
Détails de empaquetage :Emballage de norme internationale
Catégorie :IC FPGA
Condition :Original 100%, tout neuf et original, nouveau
Nombre de blocs de rangée de logique - laboratoires :14144
Nombre d'I/Os :Entrée-sortie 920
Paquet/cas :FBGA-1932
Débit :600 Mb/s à 8,5 Gb/s
Série :Stratix IV GX
Fréquence maximum d'opération :600 mégahertz
Service :BOM Kitting
Délai d'exécution :En stock, contact nous
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Entrée-sortie Stratix IV GX de la puce FBGA-1932 920 d'EP4SGX360NF45I4N ALTERA FPGA
Attribut de produit
Valeur d'attribut
Intel
FPGA - Réseau prédiffusé programmable de champ
Stratix IV GX
353600
14144
Entrée-sortie 920
900 système mv
- 40 C
+ 85 C
SMD/SMT
FBGA-1932
Plateau
Débit :
600 Mb/s à 8,5 Gb/s
Série :
Stratix IV GX
Marque :
Intel/Altera
Fréquence maximum d'opération :
600 mégahertz
Humidité sensible :
Oui
Nombre d'émetteurs-récepteurs :
Émetteur-récepteur 48
Type de produit :
FPGA - Réseau prédiffusé programmable de champ
Quantité de paquet d'usine :
12
Sous-catégorie :
Logique programmable IC
Mémoire totale :
kbit 22564
Nom commercial :
Stratix
Partie # noms d'emprunt :
974496
Les dispositifs de Stratix IV GX fournissent jusqu'à 48 canaux CDR basés sur duplex d'émetteur-récepteur par dispositif :
■Trente-deux sur les 48 canaux d'émetteur-récepteur ont consacré la couche inférieure de codage physique (PCS) et les circuits et l'appui moyens physiques de l'attachement (PMA) débits entre 600 Mbps et 8,5 GBP ■Les 16 canaux demeurants d'émetteur-récepteur ont consacré des débits réservés PMA de circuits et de soutien entre 600 Mbps et GBP 6,5 ■Stratix IV GX-PCIe Gen1 et Gen2, GbE, RapidIO périodique, SONET/SDH, XAUI/HiGig, (OIF) CEI-6G, SD/HD/3G-SDI, la Manche de fibre, SFI-5, GPON, SAS/SATA, HyperTransport 1,0 et 3,0, et Interlaken ■Applications de complexe et de point final de racine ■configurations de la ruelle x1, x4, et x8 ■Interface conforme du TUYAU 2,0 ■Circuits incorporés à commuter entre les débits Gen1 et Gen2 ■Circuits intégrés pour la génération et la détection oisive électrique, le récepteur détecter, les transitions d'état de puissance, l'inversion de ruelle, et l'inversion de polarité ■Encodeur 8B/10B et décodeur, machine d'état de synchronisation de récepteur, et ± 300 parts par million de circuits de compensation de l'horloge (page par minute) ■Soutien de couche de transaction de jusqu'à deux canaux virtuels (VCs) ■Appui de XAUI/HiGig ■Conforme selon des spécifications d'IEEE802.3ae ■Circuits incorporés de machine d'état pour convertir les groupes codiques oisifs de XGMII (||Je||) à et des ensembles commandés oisifs (||||, ||K||, ||R||) à l'émetteur et récepteur, respectivement ■Encodeur 8B/10B et décodeur, machine d'état de synchronisation de récepteur, deskew de ruelle, et circuits de compensation d'horloge du ± 100 page par minute
