Conditions de paiement :T/T, Western Union, Paypal, assurance commerciale, carte de crédit
Capacité d'approvisionnement :448 PCs
Délai de livraison :3-5 jour
Détails de empaquetage :Emballage de norme internationale
Catégorie :IC FPGA
Condition :Original 100%, tout neuf et original, nouveau
Nombre de blocs de rangée de logique - laboratoires :3022
Nombre d'I/Os :Entrée-sortie 718
Paquet/cas :FBGA-1020
Tension d'alimentation d'opération :1,2 V
Série :Stratix II
Courant d'approvisionnement d'opération :500 mA
Service :BOM Kitting
Délai d'exécution :En stock, contact nous
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Entrée-sortie Stratix II de la puce FBGA-1020 718 d'EP2S60F1020I4N ALTERA FPGA
Attribut de produit
Valeur d'attribut
Intel
FPGA - Réseau prédiffusé programmable de champ
Stratix II
60440
3022
Entrée-sortie 718
1,2 V
- 40 C
+ 85 C
SMD/SMT
FBGA-1020
Plateau
Série :
Stratix II EP2S60
Marque :
Intel/Altera
Humidité sensible :
Oui
Courant d'approvisionnement d'opération :
500 mA
Type de produit :
FPGA - Réseau prédiffusé programmable de champ
Quantité de paquet d'usine :
24
Sous-catégorie :
Logique programmable IC
Mémoire totale :
bit 2544192
Nom commercial :
Stratix II
Partie # noms d'emprunt :
973068
Les dispositifs de Stratix® II contiennent une architecture de rangée et basée sur colonne bidimensionnelle pour mettre en application la logique faite sur commande. Une série de colonne et de rangée relie ensemble de la longueur variable et la vitesse fournit le signal relie ensemble entre les blocs de rangée de logique (laboratoires), les structures de bloc de mémoire (M512 RAM, Blocs de M4K RAM, et de M-RAM), et blocs de traitement numérique du signal (DSP).
Chaque LABORATOIRE se compose de huit modules de logique adaptatifs (aumône). Un ALM est le bloc fonctionnel de base de la famille de dispositif de Stratix II de la fourniture de logique exécution efficace des fonctions de logique d'utilisateur. Des laboratoires sont groupés en rangées et colonnes à travers le dispositif.
Les blocs de M512 RAM sont les blocs de mémoire à double accès simples avec 512 bits plus la parité (576 bits). Ces blocs fournissent à double accès simple consacré ou mémoire de simple-port jusqu'à 18 bits au loin à jusqu'à 500 mégahertz. Les blocs M512 sont groupés en colonnes à travers le dispositif entre certains laboratoires.
■Appui différentiel ultra-rapide d'entrée-sortie avec des circuits de DPA pour la représentation 1-Gbps ■Soutien des normes de canal ultra-rapides de mise en réseau et de communications comprenant RapidIO parallèle, SPI-4 phase 2 (technologie de niveau 4), de HyperTransport™ de POS-PHY, et SFI-4 ■Soutien de mémoire externe ultra-rapide, y compris la RDA et le DDR2 SDRAM, le RLDRAM II, le QDR II SRAM, et le DTS SDRAM ■Soutien de sécurité de conception utilisant le chiffrage de bitstream de configuration ■Soutien des mises à jour de configuration à distance ■Jusqu'à 16 horloges globales avec 24 ressources de synchronisation par région de dispositif ■Les blocs de gestion d'horloge soutiennent le réseau dynamique d'horloge activer/, qui permet à des réseaux d'horloge de mettre hors tension pour réduire la puissance en mode d'utilisateur
