Puce de 10AX090N3F40I2LG 0.87V ALTERA FPGA

• Technologie transformatrice du nanomètre SoC de TSMC 20
• Permet l'opération à un niveau VCC plus bas de 0,82 V au lieu des 0,9 tensions standard du noyau VCC de V
• 1,0 emballage Fineline du boule-lancement BGA de millimètre
• emballage ultra Fineline du boule-lancement BGA de 0,8 millimètres
• Dispositifs multiples avec des empreintes de pas identiques de paquet pour la migration sans couture entre différentes densités de FPGA
• Les dispositifs avec des empreintes de pas compatibles de paquet permettent à migration à la prochaine génération Stratix® à extrémité élevé 10 dispositifs
• RoHS, plombé (1), et options (sans Pb) sans plomb
• 8 entrée augmentée ALM avec quatre registres
• Architecture de acheminement multivoie améliorée pour réduire la congestion et pour améliorer le temps de compilation
• Architecture de synchronisation de noyau hiérarchique
• Reconfiguration partielle à grain fin
• Blocs de mémoire de M20K-20-Kb avec le code de correction d'erreurs dur (CCE)
• Bloc de rangée de logique de mémoire (MLAB) — mémoire 640-bit
• Soutien indigène des niveaux de précision de traitement des signaux de 18 x de 19 à de 54 x de 54
• Soutien indigène de mode de 27 x 27 multiplicateurs
• accumulateur et cascade 64-bit pour des réponses d'impulsion finies systoliques (sapins)
• Banques de mémoire internes de coefficient
• Preadder/subtractor pour l'efficacité améliorée
• Registre supplémentaire de canalisation pour augmenter la représentation et pour réduire la puissance

• Arithmétique de virgule flottante de soutiens :
— Exécutez la multiplication, addition, soustraction, multiplier-ajoutez, multiplier-soustrayez, et multiplication complexe.
— Multiplication de soutiens avec la capacité d'accumulation, l'addition de cascade, et la capacité de soustraction de cascade.
— Contrôle de remise dynamique d'accumulateur.
— Le point direct de vecteur de soutien et l'enchaînement complexe de multiplication multiplient des blocs de la virgule flottante DSP.