puce de 3.3V ALTERA FPGA

■Les dispositifs d'Arria II GX ont consacré des banques de configuration à la banque 3C et 8C, qui soutiennent les goupilles consacrées de configuration et certaines des goupilles à double fonction avec a
plan de configuration à 1,8, à 2,5, à 3,0, et à 3,3 V. Pour des dispositifs d'Arria II GZ, les goupilles consacrées de configuration sont situées à la banque 1A et à la banque 1C. Cependant, ces
les banques ne sont pas les banques consacrées de configuration ; donc, les goupilles d'entrée-sortie d'utilisateur sont disponibles à la banque 1A et à la banque 1C.
■Goupille consacrée de VCCIO, de VREF, et de VCCPD par banque d'entrée-sortie pour permettre des normes tension-référencées d'entrée-sortie. Chaque banque d'entrée-sortie peut opérer à VCCIO indépendant, VREF, et
Niveaux de VCCPD.

Entrée-sortie de LVDS ultra-rapide et DPA
■Circuits consacrés pour mettre en application des interfaces de LVDS aux vitesses de 150 Mbps à 1,25 GBP
■RD OCT. pour l'interface ultra-rapide de LVDS
■Les circuits de DPA et les circuits de doux-CDR au récepteur compensent automatiquement le biais de canal en canal et de canal-à-horloge dans les interfaces source-synchrones
et tient compte de l'exécution des interfaces série asynchrones avec les horloges incorporées au débit jusqu'à 1,25 de GBP (SGMII et GbE)
■Les tampons de sortie émulés de LVDS utilisent deux tampons de sortie assymétriques avec un réseau externe de résistance pour soutenir LVDS, mini-LVDS, BLVDS (seulement pour
Dispositifs d'Arria II GZ), et normes de RSDS.