Conditions de paiement :T/T, Western Union, Paypal, assurance commerciale, carte de crédit
Capacité d'approvisionnement :186 PCs
Délai de livraison :3-5 jour
Détails de empaquetage :Emballage de norme internationale
Catégorie :Logique programmable IC
Condition :Original 100%, tout neuf et original, nouveau
Nombre d'I/Os :Entrée-sortie 480
Produit :Virtex-5
Paquet/cas :FBGA-1136
RAM distribué :kbit 480
Bloc inclus RAM - EBR :kbit 2160
Fréquence maximum d'opération :550 mégahertz
Service :BOM Kitting
Délai d'exécution :En stock, contact nous
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Entrée-sortie Virtex-5 de XC5VLX50T-1FFG1136C IC FPGA FBGA-1136 480 550 mégahertz
Attribut de produit
Valeur d'attribut
Xilinx
FPGA - Réseau prédiffusé programmable de champ
Virtex-5
Entrée-sortie 480
1 V
0 C
+ 85 C
SMD/SMT
FBGA-1136
Débit :
6,5 Gb/s
Série :
XC5VFX70T
Marque :
Xilinx
RAM distribué :
kbit 480
Bloc inclus RAM - EBR :
kbit 2160
Fréquence maximum d'opération :
550 mégahertz
Humidité sensible :
Oui
Nombre d'émetteurs-récepteurs :
Émetteur-récepteur 12
Type de produit :
FPGA - Réseau prédiffusé programmable de champ
Quantité de paquet d'usine :
1
Sous-catégorie :
Logique programmable IC
Nom commercial :
Virtex
Résumé des caractéristiques de Virtex-5 FPGA
Une ressource de Virtex-5 FPGA CLB se compose de deux tranches. Chaque tranche est équivalente et contient : • Quatre générateurs de fonction • Quatre éléments de stockage • Portes d'arithmétique-logique • Grands multiplexeurs • Rapide portez pensent à l'avenir chaîne
Les générateurs de fonction sont configurables en tant que 6 entrée LUTs ou entrée LUTs de la double-sortie 5. SLICEMs dans un certain CLBs peut être configuré pour fonctionner en tant que les registres à décalage à 32 bits (ou X de 16 bits 2 registres à décalage) ou en tant que RAM distribué 64-bit. En outre, quatre éléments de stockage peuvent être configurés en tant que des bascules de type d déclenchées par front d'impulsion ou verrous sensibles de niveau. Chaque CLB a l'interconnexion rapide interne et se relie à une matrice de commutation pour accéder aux ressources de acheminement générales.
• La plupart d'avancé, performant, optimal-utilisation, tissu de FPGA Vraie technologie de la table de consultation de 6 entrées de − (LUT) Double option 5-LUT de − Cheminement de réduire-houblon amélioré par − option distribuée 64-bit de RAM de − Option du − SRL32/Dual SRL16
• Synchronisation puissante de la tuile de gestion d'horloge (CMT) Blocs du directeur de pendule à lecture digitale de − (DCM) pour l'amortissement de retard, la synthèse de fréquence, et l'horloge zéro déphaseuse Les blocs du − PLL pour l'entrée se trémoussent filtrage, amortissement nul de retard, synthèse de fréquence, et division phase-assortie d'horloge
