TMS320VC5409APGE16 Processeur de signal numérique IC DSP Circuits intégrés QFP144

TMS320VC5409APGE16 Processeurs de signaux numériques Circuits intégrés DSP QFP144 CI Texas Instruments

La description:

Le processeur de signal numérique (DSP) à virgule fixe TMS320VC5409A (ci-après dénommé le 5409A
sauf indication contraire) est basé sur une architecture Harvard modifiée avancée qui a un programme
bus mémoire et trois bus mémoire de données.Ce processeur fournit une unité logique arithmétique (ALU) avec un
degré élevé de parallélisme, logique matérielle spécifique à l'application, mémoire sur puce et sur puce supplémentaire
périphériques.La base de la flexibilité opérationnelle et de la rapidité de ce DSP est une instruction hautement spécialisée
ensemble.

Des espaces de programme et de données séparés permettent un accès simultané aux instructions et aux données du programme, offrant
un haut degré de parallélisme.Deux opérations de lecture et une opération d'écriture peuvent être effectuées en une seule
cycle.Les instructions avec stockage parallèle et les instructions spécifiques à l'application peuvent pleinement utiliser cette architecture.
De plus, les données peuvent être transférées entre les espaces de données et de programme.Un tel parallélisme soutient une
ensemble puissant d'opérations arithmétiques, logiques et de manipulation de bits qui peuvent toutes être effectuées en un seul
cycle machine.Le 5409A comprend également les mécanismes de contrôle pour gérer les interruptions, répétées
opérations et appels de fonction.

Spécification : IC de processeur de signal numérique à virgule fixe

Caractéristiques:

Architecture multibus avancée avec trois bus de mémoire de données 16 bits séparés à charge parallèle et un

• Bus mémoire de programme d'instructions de stockage conditionnel

• Retour rapide après interruption

• Unité logique arithmétique (ALU) 40 bits comprenant un

• Périphériques sur puce Barrel Shifter 40 bits et deux générateurs d'accumulateurs 40 bits à état d'attente programmables par logiciel et programmables

• Multiplicateur parallèle 17 × 17 bits couplé à un additionneur dédié 40 bits à commutation de banque pour générateur d'horloge PLL (multiplication/accumulation) à cycle unique programmable sur puce et à verrouillage de phase (PLL) avec fonctionnement interne Oscillateur ou source d'horloge externe(1) • Comparer, sélectionner et stocker l'unité (CSSU) pour – Une sélection d'ajout/comparaison de temporisateur 16 bits de l'opérateur Viterbi – Contrôleur d'accès direct à la mémoire (DMA) à six canaux

• Encodeur d'exposant pour calculer une valeur d'exposant de - Trois ports série tamponnés multicanaux une valeur d'accumulateur de 40 bits dans un cycle unique (McBSP) - Port hôte parallèle amélioré 8/16 bits

• Deux générateurs d'adresses avec huit registres d'interface auxiliaire (HPI8/16) et deux registres auxiliaires

• Contrôle de la consommation d'énergie avec IDLE1, unités arithmétiques (ARAU) IDLE2 et instructions IDLE3 avec

• Bus de données avec une fonction de support de bus Modes de mise hors tension • Mode d'adressage étendu pour 8M × 16 bits

• CLKOUT Off Control pour désactiver le programme externe adressable maximum CLKOUT

• Logique d'émulation basée sur le balayage sur puce, IEEE Space Std 1149.1 (JTAG) Boundary Scan Logic (2)

• RAM sur puce 32K × 16 bits Composée de : • Matrice de grille à billes (BGA) 144 broches (suffixe GGU) – Quatre blocs de RAM programme/données à double accès sur puce 8K × 16 bits

• 144-Pin Low-Profile Quad Flatpack (LQFP) (suffixe PGE) • 16K × 16-Bit On-Chip ROM configuré pour la mémoire programme

• Temps d'exécution d'instruction à virgule fixe à cycle unique de 6,25 ns (160 MIPS) • Interface parallèle externe améliorée (XIO2)

• Instruction à virgule fixe à cycle unique de 8,33 ns

• Temps d'exécution des opérations de répétition d'instruction unique et de répétition de bloc (120 MIPS) pour le code de programme

• Tension d'alimentation 3.3-VI/O (160 et 120 MIPS)

• Instructions de bloc-mémoire-déplacement pour une meilleure gestion des programmes et des données

• Tension d'alimentation principale de 1,6 V (160 MIPS)

• Instructions avec un opérande de mot long de 32 bits

• Tension d'alimentation principale de 1,5 V (120 MIPS) (1) L'oscillateur intégré n'est pas disponible sur tous les dispositifs 5409A.

Produits connexes:

DISPOSITIF ENSEMBLE D'OPTIONS FRÉQUENCE COURANT NOMINAL TENSION DE SORTIE

LMR33630ADDA DDA (HSOIC 8 broches) 5 × 4 mm 400 kHz 3 A

LMR33630BDDA 1400 kHz 3 A Réglable

LMR33630CDDA 2100kHz 3A

LMR33630ARNX RNX (VQFN 12 broches) 3 × 2 × 0,85 mm 400 kHz 3 A

LMR33630BRNX 1400 kHz 3 A Réglable LMR33630CRNX 2100 kHz 3 A

Toutes les dimensions sont nominales

Appareil Type d'emballage Ensemble Dessin Pins SPQ Longueur (mm) Largeur (mm) Hauteur (mm)

LMR33630ADDAR SO PowerPAD DDA 8 2500 366,0 364,0 50,0

LMR33630ARNXR VQFN-HR RNX 12 3000 213,0 191,0 35,0

LMR33630ARNXR VQFN-HR RNX 12 3000 210,0 185,0 35,0

LMR33630ARNXT VQFN-HR RNX 12 250 210,0 185,0 35,0

LMR33630ARNXT VQFN-HR RNX 12 250 213,0 191,0 35,0

LMR33630BDDAR SO PowerPAD DDA 8 2500 366,0 364,0 50,0

LMR33630BRNXR VQFN-HR RNX 12 3000 213,0 191,0 35,0

LMR33630BRNXR VQFN-HR RNX 12 3000 210,0 185,0 35,0

LMR33630BRNXT VQFN-HR RNX 12 250 213,0 191,0 35,0

LMR33630BRNXT VQFN-HR RNX 12 250 210,0 185,0 35,0

LMR33630CDDAR SO PowerPAD DDA 8 2500 366,0 364,0 50,0

LMR33630CRNXR VQFN-HR RNX 12 3000 213,0 191,0 35,0

LMR33630CRNXR VQFN-HR RNX 12 3000 210,0 185,0 35,0

LMR33630CRNXT VQFN-HR RNX 12 250 210,0 185,0 35,0

LMR33630CRNXT VQFN-HR RNX 12 250 213,0 191,0 35,0