Famille programmable de la RDA XCV600E-6HQ240I Virtex-E FPGA de puce d'IC de bâti extérieur

Détail rapide :
Virtex™-E 1,8 réseaux prédiffusés programmables de champ de V
Description :
La famille de Virtex-E FPGA fournit les solutions programmables performantes et de grande capacité de logique. Spectaculaires progressions dans le résultat d'efficacité de silicium d'optimiser la nouvelle architecture pour l'efficacité d'endroit-et-itinéraire et d'exploiter 6 un processus agressif du μm CMOS en métal 0,18 de couche. Ces avances rendent Virtex-E FPGAs des solutions de rechange puissantes et flexibles aux réseaux prédiffusés masque-programmés. La famille de Virtex-E inclut les neuf membres dans le tableau 1.
Le bâtiment sur l'expérience a gagné de Virtex FPGAs, la famille de Virtex-E est un pas en avant évolutionnaire dans la conception programmable de logique. Combinant une grande variété de caractéristiques du système programmables, une hiérarchie riche de rapide, ressources flexibles d'interconnexion, et de technologie transformatrice avancée, la famille de Virtex-E fournit une solution programmable ultra-rapide et de grande capacité de logique qui augmente la flexibilité de conception tout en réduisant le temps-à-marché.
Applications :
• Rapidement, famille à haute densité de 1,8 V FPGA
- Densités de 58 k aux portes de système de 4 M
- Représentation interne de 130 mégahertz (quatre niveaux de LUT)
- Conçu pour l'opération de basse puissance
- PCI 3,3 V conformes, 32/64-bit, 33/66-MHz
• Technologie fortement flexible de SelectI/O+™
- Soutient 20 normes d'interface performantes
- Jusqu'à 804 I/Os choisir-finis ou 344 paires différentielles d'entrée-sortie pour une largeur de bande globale de > 100 Gb/s
• Appui de signalisation différentiel
- LVDS (622 Mb/s), BLVDS (autobus LVDS), LVPECL
- Les signaux différentiels d'entrée-sortie peuvent être entrée, sortie, ou entrée-sortie
- Compatible avec les dispositifs différentiels standard
- Entrées d'horloge de LVPECL et de LVDS pour des horloges de 300+ mégahertz
• Technologie performante de propriété industrielle de SelectLink™
- Double débit (RDA) au lien de Virtex-E
- Méthodologie basée sur le WEB de génération de HDL
• Hiérarchie de mémoire sophistiquée de SelectRAM+™
- 1 mi-bande de RAM distribué configurable interne
- Kb jusqu'à 832 de bloc interne synchrone RAM
- Véritable capacité à double accès de BlockRAM
- Largeur de bande de mémoire jusqu'à 1,66 Tb/s (largeur de bande équivalente de plus de 100 canaux de RAMBUS)
- Conçu pour les interfaces performantes aux souvenirs externes
- 200 mégahertz ZBT* SRAMs
- 200 Mb/s RDA SDRAMs
- Soutenu par conception libre de référence de Synthesizable
• Circuits intégrés performants de gestion d'horloge
- Huit boucles Retard-verrouillées entièrement numériques (DLLs)
- Coefficient d'utilisation Numérique-synthétisé de 50% pour de doubles applications du débit (RDA)
- L'horloge se multiplient et se divisent
- conversion de Zéro-retard des horloges ultra-rapides de LVPECL/LVDS en toute norme d'entrée-sortie
• L'architecture flexible équilibre la vitesse et la densité
- Consacré portez la logique pour l'arithmétique ultra-rapide
- Appui consacré de multiplicateur
- Chaîne de cascade pour la fonction de large-entrée
- Inscriptions/verrous abondants à l'horloge permettre, et double ensemble et remise synchrones/asynchrones
- Transport interne de 3 états
- Logique de frontière-balayage d'IEEE 1149,1
- diode de capteur de la Matrice-température
• Soutenu par Xilinx Foundation™ et systèmes de développement d'Alliance Series™
- Réduction plus loin au moment de la compilation de 50%
- Idéal d'outil de Team Design d'Internet (ITD) pour des conceptions plus de million de densité de porte
- Large choix des plates-formes de PC et de poste de travail
• Configuration basée sur SRAM de Dans-système
- Re-programmabilité illimitée
• Options de empaquetage avancées
- Puce-échelle de 0,8 millimètres
- 1,0 millimètres BGA
- 1,27 millimètres BGA
- HQ/PQ
• 0,18 processus en métal du μm 6-Layer
• L'usine 100% a examiné
Caractéristiques :