DRACHME DDR3 H5TC2G63GFR-PBA synchrone de CAS programmable 128M

1.Description
Le H5TQ2G83GFR-xxC, H5TQ2G63GFR-xxC, H5TQ2G83GFR-xxI, H5TQ2G63GFR-xxI, H5TQ2G83GFR ? le xxL, H5TQ2G63GFR-xxL, H5TQ2G83GFR-xxJ, H5TQ2G63GFR-xxJ sont des 2 147 483 648 données de double du bit CMOS
DRACHME synchrone du taux III (DDR3), idéalement adaptée aux applications de mémoire centrale qui exige grand
densité de mémoire et largeur de bande élevée. Référence d'opérations entièrement synchrones d'offre de SK Hynix 2Gb DDR3 SDRAMs ? erenced aux bords en hausse et en baisse de l'horloge. Tandis que toutes les adresses et entrées de contrôle sont verrouillées dessus
les bords de montée des CK (bords en baisse des CK), des données, stroboscopes de données et écrire des entrées de masques de données sont
prélevé sur les bords en hausse et en baisse de lui. Les circulations de données sont intérieurement canalisées et à 8 bits prefetched
pour réaliser la largeur de bande très élevée.

2.FEATURES
* ce produit conformément à la directive de RoHS.
• VDD=VDDQ=1.5V +/- 0.075V
• Opération des entrées d'horloge entièrement différentielle (CK, CK)
• Stroboscope différentiel de données (DQS, DQS)
• Sur le DLL de puce alignez la transition de DQ, de DQS et de DQS avec les CK
transition
• Les masques de DM écrivent donnée-dans à la montée et la chute
bords du stroboscope de données
• Toutes les adresses et entrées de contrôle excepté des données,
stroboscopes de données et masques de données verrouillés sur
bords d'augmentation de l'horloge
• Latence programmable 5, 6, 7, 8, 9, 10, 11, 12, 13 de CAS
et 14 soutenus
• Latence additive programmable 0, CL-1, et CL2
a soutenu
• Latence programmable de CAS Write (cwl) = 5, 6, 7, 8
9 et 10
• Longueur éclatée programmable 4/8 avec des les deux grignotement
mode séquentiel et d'imbrication
• Commutateur de BL en marche