Description fonctionnelle
Les SRAM CY7C1354A et CY7C1356A sont conçus pour éliminer les cycles morts lors de la transition de lecture à écriture ou vice versa.Ces SRAM sont optimisés pour une utilisation de bus de 100% et atteignent une latence de bus zéro (ZBLTM) /pas de latence de bus (NoBLTM)Ils intègrent respectivement 262 144 × 36 et 524 288 × 18 cellules SRAM, avec des circuits périphériques synchrones avancés et un compteur à deux bits pour un fonctionnement de rafale interne.conceptions CMOS à faible puissance utilisant du polysilicium à trois couches avancéesChaque cellule de mémoire est composée de quatre transistors et de deux résistances de haute valeur.
Caractéristiques
• Zero Bus LatencyTM, pas de cycles morts entre les cycles d'écriture et de lecture
• Vitesse d'horloge rapide: 200, 166, 133, 100 MHz
• Temps d'accès rapide:2, 3.6, 4.2, 5,0 ns
• Les sorties enregistrées synchronisées en interne éliminent la nécessité de contrôler l'OE
• alimentation simple à 3,3 V ¥5% et +5% VCC
• VCCQ séparé pour les entrées/sorties 3,3 V ou 2,5 V
• Un seul broche de commande WEN (lire/écrire)
• Registres de signaux d'adresse, de données et de commande activés à l'horloge positive pour les applications entièrement déployées
• Capacité à faire éclater des lettres interlignées ou linéaires de quatre mots
• Contrôle d'écriture par octet individuel (BWaBWd) (peut être lié LOW)
• épingle CEN pour activer l'horloge et suspendre les opérations
• Trois puces permettent une expansion simple de la profondeur
• Fonction d'arrêt automatique disponible en mode ZZ ou en mode CE
• Scan des limites du JTAG
• Des paquets TQFP de 119 bosses, 14 mm × 22 mm BGA (Ball Grid Array) et 100 broches à profil bas
