Description fonctionnelle
Le DDR SDRAM utilise une architecture à double débit de données pour obtenir un fonctionnement à grande vitesse.L'architecture de double débit de données est essentiellement une architecture de pré-captage 2n avec une interface conçue pour transférer deux mots de données par cycle d'horloge aux broches d'E/S. Un accès de lecture ou d'écriture unique pour la DDR SDRAM consiste effectivement en un seul transfert de données d'un cycle d'une heure d'une largeur de 2 n-bits au noyau interne de la DRAM et en deux correspondants d'une largeur de n-bits,les transferts de données à demi-cycles d'une heure aux broches E/S;.
Caractéristiques
• VDD = +2,5 V ±0,2 V, VDDQ = +2,5 V ±0,2 V
• VDD = +2,6V ±0,1V, VDDQ = +2,6V ±0,1V (DDR400)
• Transmission bidirectionnelle de données par stroboscope (DQS)
reçues avec des données, c'est-à-dire des données synchrones avec la source
capture (x16 a deux 1 par octet)
• Double débit de données interne (DDR)
architecture; deux accès aux données par cycle d'horloge
• Entrées d'horloge différentielle (CK et CK#)
• Commandes entrées sur chaque bord CK positif
• DQS aligné sur les bords avec des données pour les READ; aligné sur le centre avec des données pour les WRITEs
• DLL pour aligner les transitions DQ et DQS avec CK
• Quatre banques internes pour une opération simultanée
• Masque de données (DM) pour masquer les données d'écriture
(x16 a deux ¢ un par octet)
• Longueur des rafales programmable: 2, 4 ou 8
• Mise à jour automatique
¢ 64 ms, cycle 8192 (commercial et industriel)
- 16 ms, cycle 8192 (Automotive)
• Auto-actualisation (non disponible sur les appareils AT)
• Opération de transfert plus longue pour une fiabilité améliorée (OCPL)
• I/O de 2,5 V (compatible avec SSTL_2)
• Option de précharge automatique simultanée est prise en charge
• le verrouillage tRAS est pris en charge (tRAP = tRCD)
