Description fonctionnelle
Le CY7C1381D/CY7C1381F/CY7C1383D/CY7C1383F est un débit synchrone de 3,3 V, 512 K × 36 et 1 M × 18 à travers les SRAM, conçu pour s'interfacer avec des microprocesseurs à grande vitesse avec une logique de colle minimale[1].Le délai d'accès maximal à partir de la montée de la montre est de 6.5 ns (version 133 MHz). Un compteur de 2 bits sur la puce capte la première adresse d'un accès et augmente automatiquement l'adresse pour le reste de l'accès.
Caractéristiques
■ Prend en charge les opérations de bus à 133 MHz
■ 512 K × 36 et 1 M × 18 I/O commun
■ 3,3 V d'alimentation du noyau (VDD)
■ alimentation I/O de 2,5 V ou de 3,3 V (VDDQ)
■ Temps rapide d'horloge à sortie
️ 6,5 ns (version à 133 MHz)
■ Fournit un taux d'accès 2-1-1-1 de haute performance
■ Compteur de rafale sélectionnable par l'utilisateur prenant en charge les séquences de rafale interligées ou linéaires Intel Pentium
■ Strobe d'adresse distincte du processeur et du contrôleur
■ Écriture automatique synchrone
■ Activer une sortie asynchrone
■ CY7C1381D/CY7C1381F disponible dans la norme JEDEC
TQFP à 100 broches sans Pb, boule à 165 broches sans Pb et non sans Pb
Le paquet FPBGA CY7C1381F/CY7C1383F est disponible en
Package BGA de 119 boules sans Pb et non sans Pb
■ IEEE 1149.1 Scanner de bord compatible avec JTAG
■ Option ZZ en mode veille