XC7Z020-3CLG400E IC que programmable ébrèche SoC FPGA a enfoncé les processeurs et le contrôleur Chip

Zynq-7000 SoC

Le réseau prédiffusé programmable de champ de XC7Z020-3CLG400E FPGA a enfoncé les processeurs et le contrôleur Chip

Applications

• Aide de conducteur, information de conducteur, et info-spectacle des véhicules à moteur
• Caméra d'émission
• Contrôle de moteur industriel, mise en réseau industrielle, et vision par ordinateur
• IP et caméra intelligente
• Radio et bande de base de LTE
• Diagnostics et représentation médicaux
• Imprimantes multifonctionnelles

• Vidéo et équipement de vision nocturne

Caractéristiques

Description

Architecture de première génération de Zynq-7000 SoC

La famille Zynq®-7000 est basée sur l'architecture de Xilinx SoC. Ces produits intègrent un double-noyau riche en caractéristique ou un système de traitement basé par Cortex™-A9 à un noyau d'ARM® (picoseconde) et une logique programmable de 28 nanomètre Xilinx (PL) dans un à un dispositif. Les unités centrales de traitement du BRAS Cortex-A9 sont le coeur de la picoseconde et incluent également la mémoire de sur-puce, des interfaces externes de mémoire, et un riche collection d'interfaces périphériques de connectivité.

Caractéristiques

Le BRAS Cortex-A9 a basé

Unité de processeur d'application (APU)

• 2,5 DMIPS/MHz par unité centrale de traitement

• Fréquence d'unité centrale de traitement : Jusqu'à 1 gigahertz

• Appui logique de multiprocesseur

• Architecture d'ARMv7-A

• Sécurité de TrustZone®

• Jeu d'instructions Thumb®-2

• Architecture d'environnement d'exécution de groupement tactique de Jazelle®

• Moteur de milieu-traitement de NEON™

• Unité simple et à double précision de virgule flottante de vecteur (VFPU)

• CoreSight™ et programme Trace Macrocell (PTM)

• Minuterie et interruptions

• Trois horloges de surveillance

• Une minuterie globale

• Deux compteurs de triple-minuterie

Mémoire de Sur-puce

• ROM de botte de Sur-puce

• Sur-puce RAM (OCM) de 256 KBs

• appui d'Octet-parité

Interfaces externes de mémoire

• Contrôleur dynamique multiprotocole de mémoire

• interfaces de 16 bits ou à 32 bits aux souvenirs DDR3, DDR3L, DDR2, ou LPDDR2

• Appui de CCE en mode de 16 bits

• 1GB d'espace d'adressage utilisant le grade simple de 8, 16-, ou 32 souvenirs de la taille du peu

• Interfaces de mémoire statique

• bus de données à 8 bits de SRAM avec l'appui de jusqu'à 64 mbs

• Parallèle NI appui instantané

• Appui instantané du non-et ONFI1.0 (CCE 1-bit)

• 1 bit SPI, 2 SPI, 4 bit de bit SPI (quadruple-SPI), ou publication périodique NI éclair (à 8 bits) de deux quadruple-SPI

Contrôleur DMA de 8-canal

• Mémoire-à-mémoire, mémoire-à-périphérique, périphérique-à-mémoire, et appui de transaction de dispersion-rassemblement

Périphériques et interfaces d'entrée-sortie

• Deux périphériques de 10/100/1000 de tri vitesse MAC d'Ethernet avec l'appui 1588 de la révision 2,0 d'IEEE DST 802,3 et d'IEEE DST

• capacité du Dispersion-rassemblement DMA • Reconnaissance des cadres 1588 de rév. 2 PTP

• Interfaces de GMII, de RGMII, et de SGMII

• Deux USB 2,0 périphériques d'OTG, chacun soutenant jusqu'à 12 points finaux

• Noyau conforme d'IP de dispositif d'USB 2,0

• Les appuis des modes sur-le-vont, ultra-rapides, à toute vitesse, et à vitesse réduite

• Centre serveur conforme d'Intel EHCI USB

• interface externe à 8 bits d'ULPI PHY

• Deux la pleine BOÎTE 2.0B conforme PEUT des interfaces de bus

• Norme de la BOÎTE 2.0-A et de la BOÎTE 2.0-B et de l'OIN 118981-1 conforme

• Interface externe de PHY

• Deux contrôleurs conformes de SD/SDIO 2.0/MMC3.31

• Deux ports duplex de SPI avec la puce trois périphérique choisit

• Deux UARTs ultra-rapides (jusqu'à 1 Mb/s)

• Maître deux et interfaces slaves d'I2C

• GPIO avec quatre banques à 32 bits, dont jusqu'à 54 bits peuvent être employés avec l'entrée-sortie de picoseconde (une banque de 32b et une banque de 22b) et jusqu'à 64 bits (jusqu'à deux banques de 32b) reliés à la logique programmable

• Entrée-sortie jusqu'à 54 multiplexée flexible (MILLIONS DE) pour des tâches de goupille périphériques

Interconnexion

• Connectivité élevée de largeur de bande dans la picoseconde et entre la picoseconde et le PL

• Le BRAS AMBA® AXI a basé

• Appui de QoS sur les maîtres critiques pour le contrôle de latence et de largeur de bande

Guide marchand