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Zynq-7000 SoC
ARM Cortex programmable A9 de noyau de SoC FPGA de réseau prédiffusé de champ de XC7Z010-1CLG400I FPGA
Caractéristiques
Attribut de produit | Valeur d'attribut |
---|---|
Xilinx | |
Catégorie de produit : | SoC FPGA |
SMD/SMT | |
CSBGA-400 | |
ARM Cortex A9 | |
Noyau 2 | |
667 mégahertz | |
kB 2 x 32 | |
kB 2 x 32 | |
28000 LE | |
Entrée-sortie 100 | |
- 40 C | |
+ 100 C | |
Marque : | Xilinx |
Nombre de blocs de rangée de logique - laboratoires : | LABORATOIRE 2200 |
Type de produit : | Processeurs - l'application s'est spécialisée |
Description
La famille Zynq®-7000 est basée sur l'architecture de Xilinx SoC. Ces produits intègrent un double-noyau riche en caractéristique
ou système de traitement basé par Cortex™-A9 à un noyau d'ARM® (picoseconde) et logique programmable de 28 nanomètre Xilinx (PL) dans a
à un dispositif. Les unités centrales de traitement du BRAS Cortex-A9 sont le coeur de la picoseconde et incluent également la mémoire de sur-puce, mémoire externe
interfaces, et un riche collection d'interfaces périphériques de connectivité.
Caractéristiques
Le BRAS Cortex-A9 a basé l'unité de processeur d'application (APU)
• 2,5 DMIPS/MHz par unité centrale de traitement
• Fréquence d'unité centrale de traitement : Jusqu'à 1 gigahertz
• Appui logique de multiprocesseur
• Architecture d'ARMv7-A
• Sécurité de TrustZone®
• Jeu d'instructions Thumb®-2
• Architecture d'environnement d'exécution de groupement tactique de Jazelle®
• Moteur de milieu-traitement de NEON™
• Unité simple et à double précision de virgule flottante de vecteur (VFPU)
• CoreSight™ et programme Trace Macrocell (PTM)
• Minuterie et interruptions
• Trois horloges de surveillance
• Une minuterie globale
• Deux cachettes de compteurs de triple-minuterie
• Niveau 1 de 32 KBs cachettes ensemble-associatives d'instruction et de données de 4 manières (indépendantes pour chaque unité centrale de traitement)
• 512 cachette de niveau 2 ensemble-associative de manière du KB 8 (partagée entre les unités centrales de traitement)
• mémoire de Sur-puce de soutien d'Octet-parité
• ROM de botte de Sur-puce
• Sur-puce RAM (OCM) de 256 KBs
• interfaces externes de mémoire de soutien d'Octet-parité
• Contrôleur dynamique multiprotocole de mémoire
• interfaces de 16 bits ou à 32 bits aux souvenirs DDR3, DDR3L, DDR2, ou LPDDR2
• Appui de CCE en mode de 16 bits
• 1GB d'espace d'adressage utilisant le grade simple de 8, 16-, ou 32 souvenirs de la taille du peu
• Interfaces de mémoire statique
• bus de données à 8 bits de SRAM avec l'appui de jusqu'à 64 mbs
• Parallèle NI appui instantané
• Appui instantané du non-et ONFI1.0 (CCE 1-bit)
• bit SPI, 2 bit SPI, 4 SPI (quadruple-SPI) de 1 bit, ou publication périodique (à 8 bits) de deux quadruple-SPI NI contrôleur DMA instantané de 8-canal
• Mémoire-à-mémoire, mémoire-à-périphérique, périphérique-à-mémoire, et appui de transaction de dispersion-rassemblement
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Shiping | Période de livraison |
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Cheminement d'expédition |
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Renvoi garantie |
Renvoi |
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