Treillagez les puces programmables LFXP2-5E-5TN144C 100I/O 5K LUTs Inst- d'IC sur DSP 1.2V -5 SPD

Puce programmable LFXP2-5E-5TN144C 100I/O 5K LUTs Inst- de trellis sur DSP 1.2V -5 SPD

Caractéristiques

Description

Les dispositifs de LatticeXP2™ combinent un Tableau de consultation (LUT) ont basé le tissu de FPGA avec les cellules instantanées non-volatiles

dans une architecture désignée sous le nom du flexiFLASH. L'approche de flexiFLASH fournit des indemnités incluant instantané-sur,

la reconfigurabilité infinie, sur le stockage de puce avec FlashBAK a inclus la mémoire de bloc et la mémoire d'ÉTIQUETTE périodique

et sécurité de conception. Les pièces soutiennent également la technologie de Live Update avec TransFR, 128 chiffrage du bit AES

et technologies de Double-botte. Le tissu de LatticeXP2 FPGA a été optimisé pour la nouvelle technologie du

début avec la haute performance et coût bas à l'esprit. Les dispositifs LatticeXP2 incluent la logique basée sur LUT, distribuée

et mémoire incluse, boucles à verrouillage déphasé (PLLs), appui synchrone pré-machiné d'entrée-sortie de source et

blocs augmentés de sysDSP. Treillagez Diamond® que le logiciel de conception laisse de grandes et complexes conceptions être efficacement

mis en application utilisant la famille LatticeXP2 des dispositifs de FPGA. Le soutien de bibliothèque de synthèse de LatticeXP2 est disponible

pour les outils populaires de synthèse de logique. Le logiciel de diamant emploie la sortie d'outil de synthèse avec les contraintes

de ses outils de planification de plancher pour placer et conduire la conception dans le dispositif LatticeXP2. L'outil de diamant extrait

la synchronisation du cheminement et de retour-l'annote dans la conception pour la vérification de synchronisation. Le trellis fournit beaucoup de modules pré-conçus de LatticeCORE™ de la propriété intellectuelle (IP) pour la famille LatticeXP2. À l'aide de ces IPS en tant que blocs normalisés, les concepteurs sont libres pour se concentrer sur les aspects uniques de leur conception, augmentant leur productivité

Caractéristiques

1.1.1. Architecture flexible de logique

• Instantané-sur • Infiniment reconfigurable

• Puce simple • Technologie de FlashBAK™

• Mémoire d'ÉTIQUETTE périodique

• Sécurité 1.1.2 de conception. Live Update Technology

• Technologie de TransFR™

• Mises à jour sûres avec 128 le chiffrage du bit AES

• Double-botte avec SPI externe 1.1.3. bloc de sysDSP™

• Trois à huit blocs pour la haute performance se multiplient et s'accumulent

• 12 à 32 multiplicateurs 18x18

• Chaque bloc soutient un multiplicateur 36x36 ou quatre 18x18 ou huit multiplicateurs 9x9

1.1.4. Mémoire incluse et distribuée

• SysMEM™ EBR jusqu'à de 885 Kbits

• Jusqu'à 83 Kbits ont distribué RAM 1.1.5. sysCLOCK™ PLLs

• Jusqu'à quatre PLLs analogue par dispositif

• L'horloge se multiplient, se divisent et déphaseur

1.1.6. Tampon flexible d'entrée-sortie

• le tampon de sysI/O™ soutient :

• LVCMOS 33/25/18/15/12 ; LVTTL

• Classe de SSTL 33/25/18 je, II

• HSTL15 classe I ; HSTL18 classe I, II

• PCI

• LVDS, autobus-LVDS, MLVDS, LVPECL, RSDS

1.1.7. interfaces synchrones Pré-machinées de source

• Interfaces RDA/DDR2 jusqu'à 200 mégahertz

• Le 7:1 LVDS connecte des applications d'affichage de soutien

• XGMII 1.1.8. Options de densité et de paquet

• 5k à 40k LUT4s, entrée-sortie 86 à 540

• csBGA, paquets de TQFP, de PQFP, de ftBGA et de fpBGA

• La migration de densité a soutenu

1.1.9. Configuration de dispositif flexible

• Interface instantanée de botte de SPI (maître et slave)

• L'image de double botte a soutenu

• L'erreur mineure détectent le macro (de SED) inclus

1.1.10. Appui au niveau système

• IEEE 1149,1 et IEEE 1532 conforme

• oscillateur de Sur-puce pour l'initialisation et l'usage général

• Les dispositifs fonctionnent avec l'alimentation d'énergie de 1,2 V

Guide marchand