CONTRÔLEUR 32BIT 240CQFP D'ADSP-21060LCW-160 IC DSP

ADSP-21060LCW-160

RÉSUMÉ

High performance signal processor for communications, graphics and imaging applications Super Harvard Architecture 4 independent buses for dual data fetch, instruction fetch, and nonintrusive I/O 32-bit IEEE floating-point computation units—multiplier, ALU, and shifter Dual-ported on-chip SRAM and integrated I/O peripherals—a complete system-on-a-chip Integrated multiprocessing features 240-lead thermally enhanced MQFP_PQ4 package, 225-ball plastic ball grid array (PBGA), 240-lead hermetic CQFP package RoHS compliant packages KEY FEATURES—PROCESSOR CORE 40 MIPS, 25 ns instruction rate, single-cycle instruction execution 120 MFLOPS peak, 80 MFLOPS sustained performance Dual data address generators with modulo and bit-reverse addressing) Efficient program sequencing with zero-overhead looping: Single-cycle loop setup IEEE JTAG Standard 1149.1 Test Access Port and on-chip emulation 32-bit single-precision and 40-bit extended-precision IEEE floating-point data formats or 32-bit fixed-point data format

CALCULS PARALLÈLES

le Simple-cycle se multiplient et les opérations d'ALU parallèlement à la double lecture de mémoire/écrit et la recherche de l'instruction se multiplient avec s'ajoutent et soustraient pour le calcul accéléré de papillon de FFT JUSQU'À ON-CHIP MORDU par 4M SRAM à double accès pour l'accès indépendant par le processeur de noyau et la MÉMOIRE HORS PUCE de DMA CONNECTANT la génération programmable accessible d'état d'attente de 4 gigawords, appui de DRACHME de page-mode

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