DS1230Y-150+ 256k SRAM non-volatile solides solubles remplace le module IC de RAM

La SRAM SS1230Y-150 + 256k SRAM non volatile remplace l'IC de module de RAM

FONCTIONNALITÉS

10 ans minimum de rétention des données en l'absence de puissance externe

Les données sont automatiquement protégées pendant la perte de puissance

Remplace la RAM statique volatile, l'EEPROM ou la mémoire flash 32 k x 8

Cycles d'écriture illimités

CMOS faible consommation

Lecture et écriture des temps d'accès aussi vite que 70 ns

La source d'énergie au lithium est déconnectée électriquement pour conserver sa fraîcheur jusqu' ce que la puissance soit appliquée pour la première fois

Gamme de fonctionnement VCC pleine ± 10% (DS1230Y)

Plage de fonctionnement VCC ± 5% en option (DS1230AB)

Plage de température industrielle facultative de -40 ° C + 85 ° C, désignée IND

Paquet DIP 28 broches standard JEDEC

Nouveau module PowerCap Module (PCM)

- Module directement montable en surface

- Snap remplaçable

-on PowerCap fournit une batterie de secours au lithium

- Brochage standardisé pour tous les produits SRAM non volatiles

- La fonction de détachement sur PowerCap permet le retrait facile en utilisant un tournevis ordinaire

BROCHE DESCRIPTION

A0 - A14 - Entrées d'adresse

DQ0 - DQ7 - Entrée / Sortie de données

CE - puce activée

WE - Write Enable

OE - Sortie activée

VCC - Puissance (+ 5V)

GND - Terre

NC - Pas de connexion

LA DESCRIPTION

Les SRAM non volatiles DS1230 256k sont des SRAM non volatiles 262 144 bits, entièrement statiques, organisées en 32 768 mots sur 8 bits.

Chaque NV SRAM possède une source d'énergie au lithium autonome et un circuit de contrôle qui surveille en permanence le VCC pour détecter une condition hors tolérance.

Lorsqu'une telle condition se produit, la source d'énergie au lithium est automatiquement activée et la protection en écriture est activée de manière inconditionnelle pour empêcher la corruption des données.

Les périphériques DIP-package DS1230 peuvent être utilisés la place des RAM statiques 32k x 8 existantes, directement conformes la norme DIP 28 broches populaire.

Les dispositifs DIP correspondent également au brochage des EEPROM 28256, permettant une substitution directe tout en améliorant les performances. Les périphériques DS1230 du module Low Profile Module sont spécialement conçus pour les applications en surface.

Il n'y a pas de limite au nombre de cycles d'écriture pouvant être exécutés et aucun circuit de support supplémentaire n'est requis pour l'interfaçage du microprocesseur.

MODE LECTURE

Les périphériques DS1230 exécutent un cycle de lecture lorsque WE (Write Enable) est inactif (high) et CE (Chip Enable) et OE (Output Enable) actifs (bas).

L'adresse unique spécifiée par les 15 entrées d'adresse (A0 - A14) définit lequel des 32 768 octets de données doit être accédé. Des données valides seront disponibles pour les huit pilotes de sortie de données dans tACC (temps d'accès) après que le dernier signal d'entrée d'adresse est stable, condition que les temps d'accès CE et OE (Output Enable) soient également satisfaits.

Si les temps d'accès OE et CE ne sont pas satisfaits, l'accès aux données doit être mesuré partir du signal (CE ou OE) ultérieur et le paramètre limitant est tCO pour CE ou tOE pour OE et non pour l'accès l'adresse.

MODE ÉCRITURE

Les appareils DS1230 exécutent un cycle d'écriture lorsque les signaux WE et CE sont actifs (bas) après que les entrées d'adresse sont stables. Le front descendant ultérieur de CE ou WE déterminera le début du cycle d'écriture.

Le cycle d'écriture est terminé par le front montant antérieur de CE ou WE. Toutes les entrées d'adresse doivent rester valables tout au long du cycle d'écriture.

Nous devons retourner l'état haut pour un temps de récupération minimum (tWR) avant qu'un autre cycle puisse être initié. Le signal de contrôle OE doit rester inactif (haut) pendant les cycles d'écriture pour éviter les conflits de bus.

Cependant, si les pilotes de sortie sont activés (CE et OE actifs) alors WE désactivera les sorties dans tODW de son front descendant.

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