Puce 256K (32K X 8) EEPROM parallèle paginé de circuit intégré d'AT28C256-15PU

Puce 256K (32K X 8) EEPROM parallèle paginé d'AT28C256-15PU Intergreated

Caractéristiques

Jeûnent le temps d'accès en lecture – 150 NS

La page automatique écrivent l'opération – adresse interne et verrous de données pour 64 octets – minuterie de contrôle interne

Rapide écrivez les durées de cycle – la page écrivent la durée de cycle : 3 Mme ou 10 Mme maximum – la page de 1 64 octets écrivent l'opération

Dissipation de puissance faible – courant actif de 50 mA – courant de réserve de 200 µA CMOS

Protection des données de matériel et de logiciel

Le vote de DONNÉES pour la fin de écrivent la détection

Technologie élevée de la fiabilité CMOS – résistance : 104 ou 105 cycles – conservation de données : 10 ans

5V approvisionnement simple du ± 10%

Entrées et sorties compatibles de CMOS et de TTL  

JEDEC Pinout d'un octet approuvé

Pleines températures ambiantes militaires et industrielles

Option d'emballage du vert (Pb/Halide-free)

1. Description

L'AT28C256 est électriquement une mémoire microprogrammable effaçable et performante. Son 256K de mémoire est organisé en tant que 32 768 mots par 8 bits. Construit avec la technologie non-volatile avancée du CMOS d'Atmel, le dispositif offre des temps d'accès 150 NS avec la dissipation de puissance juste de 440 mW. Quand le dispositif est ne pas sélectionner, le courant de réserve de CMOS est moins de µA 200. L'AT28C256 est accédé comme une MÉMOIRE RAM statique pour lue ou écrit le cycle sans besoin de composants externes. Le dispositif contient un registre de page de 64 octets pour permettre l'inscription de jusqu' 64 octets simultanément. Pendant un cycle d'inscription, les adresses et 1 64 octets de données sont intérieurement verrouillés, libérant le bus d'adresse et de données pour d'autres opérations. Après l'initiation d'un cycle d'inscription, le dispositif écrira automatiquement les données verrouillées utilisant une minuterie de contrôle interne. La fin d'un cycle d'inscription peut être détectée par le vote de DONNÉES d'I/O7. Une fois la fin d'un cycle d'inscription a été détectée un nouvel accès pour lue ou écrit peut commencer. L'AT28C256 d'Atmel a les caractéristiques supplémentaires pour assurer de haute qualité et le manufacturability. Le dispositif utilise de correction d'erreurs interne pour la résistance prolongée et les caractéristiques améliorées de conservation de données. Un mécanisme facultatif de protection des données de logiciel est disponible pour garder contre négligent écrit. Le dispositif inclut également des frais supplémentaires 64 octets d'EEPROM pour l'identification ou le cheminement de dispositif.

2. Brochages

4. Opération de dispositif

4,1 lu

L'AT28C256 est accédé comme une MÉMOIRE RAM statique. Quand le CE et les OE sont bas et NOUS est haut, les données stockées l'emplacement de mémoire déterminé par les goupilles d'adresse sont affirmées sur les sorties. Les sorties sont mises dans l'état grande impédance quand le CE ou l'OE est haut. Ce contrôle de double-line donne des concepteurs la flexibilité en empêchant la controverse d'autobus dans leur système.

L'octet 4,2 écrivent

Une basse impulsion sur entrée NOUS ou de la CE avec du CE ou NOUS le bas (respectivement) et haute d'OE lance un cycle d'inscription. L'adresse est verrouillée sur le bord en baisse du CE ou de NOUS, celui qui se produit pour la dernière fois. Les données sont verrouillées par le premier bord de montée du CE ou de NOUS. Une fois qu'un octet écrivent lui a été commencé se chronométrera automatiquement l'achèvement. Une fois qu'une opération de programmation a été lancée et pour la durée du tWC, une opération "lecture" sera effectivement une opération de vote.

4,3 la page écrivent

La page écrivent l'opération de l'AT28C256 permet 1 64 octets de données écrire dans le dispositif au cours d'une seule période de programmation interne. Une page écrivent l'opération est lancée de la même manière qu'un octet écrivent ; le premier octet écrit peut alors être suivi de 1 63 octets supplémentaires. Chaque octet successif doit être écrit moins de 150 µs (tBLC) de l'octet précédent. Si la limite de tBLC est dépassée l'AT28C256 cessera d'accepter des données et débutera l'opération de programmation interne. Tous les octets pendant une page écrivent l'opération doivent résider la même page que définie par l'état de l'A6 - les entrées A14. Pour chacun NOUS hauts la basse transition pendant la page écrivons l'opération, A6 - A14 doit être identique. Les A0 aux entrées A5 sont employés pour spécifier quels octets dans la page doivent être écrits. Les octets peuvent être chargés dans n'importe quel ordre et peuvent être changés au cours de la même période de charge. Seulement des octets qui sont spécifiés pour écrire seront écrits ; le recyclage inutile d'autres octets dans la page ne se produit pas.

4,4 vote de DONNÉES

L'AT28C256 comporte le vote de DONNÉES pour indiquer la fin d'un cycle d'inscription. Pendant un octet ou une page écrivez de cycle essayé lu du dernier octet écrit aura comme conséquence le complément des données écrites présenter sur I/O7. Une fois le cycle d'inscription a été accompli, les données vraies sont valides sur toutes les sorties, et les prochains écrivent le cycle peuvent commencer. Le vote de DONNÉES peut commencer tout moment pendant le cycle d'inscription

4,5 peu bascule

En plus des DONNÉES le vote de l'AT28C256 fournit une autre méthode pour déterminer la fin d'un cycle d'inscription. Pendant l'opération d'inscription, les tentatives successives de lire des données du dispositif auront comme conséquence I/O6 alternant un et zéro. Une fois l'inscription a accompli, I/O6 cessera de basculer et des données valides seront lues. La lecture du peu bascule peut commencer tout moment pendant le cycle d'inscription.

4,6 protection des données

Si des précautions ne sont pas prises, négligent écrit peut se produire pendant les transitions de l'alimentation d'énergie de système hôte. Atmel a incorporé le matériel et les caractéristiques de logiciel qui protégeront la mémoire contre négligent écrit.

4.6.1 protection de matériel

Les caractéristiques du matériel se protègent contre négligent écrit l'AT28C256 des manières suivantes : (a) sens de VCC – si VCC est au-dessous de 3.8V (typique) que la fonction d'inscription est empêchée ; (b) VCC puissance-sur le retard – une fois que VCC a atteint 3.8V que le dispositif chronométrera automatiquement Mme 5 (typique) avant de permettre une inscription ; (c) écrivent empêchent – jugeant n'importe quel d'OE bas, le CE haut ou NOUS hauts empêche écrivent des cycles ; et (d) filtre – des impulsions de moins de 15 NS (typique) sur des entrées NOUS ou de la CE ne lancerons pas un cycle d'inscription.

4.6.2 protection des données de logiciel

Une caractéristique de protection des données commandée par logiciel a été mise en application sur l'AT28C256. Quand permise, la protection des données (SDP) de logiciel, empêchera négligent écrit. La caractéristique de SDP peut être permise ou désactivée par l'utilisateur ; l'AT28C256 est embarqué d'Atmel avec le SDP handicapé.

Le SDP est permis par le système hôte publiant une série de trois des touches d'écriture ; trois octets spécifiques de données sont écrits trois adresses spécifiques (référez-vous l'algorithme « de protection des données de logiciel »). Après inscription de l'ordre de commande de 3 octets et après que le tWC l'AT28C256 entier soit protégé contre négligent écrivez les opérations. Il devrait noter, cela a par le passé protégé le centre serveur peut exécuter toujours un octet ou la page écrivent l'AT28C256. Ceci est fait en précédant les données écrire par le même ordre de commande de 3 octets employé pour permettre le SDP.

Une fois réglé, le SDP demeurera actif moins que l'ordre de commande de débronchement soit publié. Les transitions de puissance ne désactivent pas le SDP et le SDP protégera l'AT28C256 pendant les états de mise sous tension et de puissance-vers le bas. Tous les ordres de commande doivent épouser la page écrivent des caractéristiques de synchronisation. Les données dans les ordres de commande de permettre et de débronchement ne sont pas écrites au dispositif et les adresses mémoire utilisées dans l'ordre peuvent être écrites avec des données dans ou un octet ou la page écrivent l'opération.

Après établissement du SDP, n'importe quelle tentative d'écrire au dispositif sans ordre de commande de 3 octets commencera l'interne pour écrire des minuteries. Aucune donnée ne sera écrite au dispositif ; cependant, pour la durée du tWC, les opérations "lecture" voteront effectivement des opérations. 4,7 l'identification de dispositif des frais supplémentaires 64 octets de mémoire d'EEPROM sont la disposition de l'utilisateur pour l'identification de dispositif. En soulevant A9 12V au ± 0.5V et en employant les emplacements 7FC0H d'adresse 7FFFH les octets supplémentaires peut être écrit ou lu de la même manière que la rangée régulière de mémoire.

4,8 mode facultatif d'effacement de puce

Le dispositif entier peut être effacé utilisant des 6 que l'octet intègrent dans le logiciel. Veuillez voir la note d'application « d'effacement de puce de logiciel » pour des détails

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