Puce programmable CPLD XCR3128XL-7VQ100I de Coolrunner XPLA3 IC

Détail rapide :

CoolRunner XPLA3 CPLD


Description :

La famille de CoolRunner XPLA3 (rangée de logique programmable prolongée) de CPLDs est visée pour les systèmes de puissance faible qui incluent portatif, tenu dans la main, et les applications sensibles de puissance. Chaque membre de la famille de CoolRunner XPLA3 inclut la technologie de conception rapide de la puissance nulle (FZP) qui combine la puissance faible et la grande vitesse. Avec cette technique de conception, la famille de CoolRunner XPLA3 offre de véritables vitesses de goupille--goupille de 5,0 NS, tout en simultanément fournissant la puissance qui est moins de μW 56 au remplaçant sans besoin de « peu de turbo » ou d'autres plans de puissance en baisse. En remplaçant des méthodes conventionnelles d'amplificateur de sens pour mettre en application des termes de produit (une technique qui a été employée dans PLDs depuis l'ère bipolaire) par une chaîne cascadée des portes pures de CMOS, la puissance dynamique est également sensiblement inférieure n'importe quel autre CPLD. Les dispositifs de CoolRunner sont le seul TotalCMOS PLDs, car ils emploient une technologie transformatrice de CMOS et la pleine technique de conception brevetée de CMOS FZP. La technique de conception de FZP combine les cellules de mémoire non volatile rapides avec de la mémoire d'ombre très réduite de SRAM de puissance pour livrer la famille de la puissance faible 3.3V CPLD de l'industrie.
La famille de CoolRunner XPLA3 utilise une pleine structure de PLA pour l'attribution de logique dans un bloc de fonction. Le PLA fournit la densité de flexibilité maximale et de logique, la goupille supérieure fermant clef la capacité, tout en maintenant la synchronisation déterministe.
CoolRunner XPLA3 CPLDs sont soutenus par le logiciel de Xilinx® WebPACK™ et les outils industriellement compatibles d'IAO (mentor, cadence/OrCAD, logique d'exemplaire, Synopsys, Viewlogic, et Synplicity), utilisant des rédacteurs de HDL avec ABEL, VHDL, et Verilog, et/ou entrée schématique de conception de capture.
La vérification de conception utilise les simulateurs industriellement compatibles pour la simulation fonctionnelle et chronométrante. Le développement est soutenu sur le PC multiple (PC), le Sun, et les plates-formes de HP.
Les caractéristiques de famille de CoolRunner XPLA3 incluent également l'industriellement compatible, IEEE 1149,1, interface de JTAG par quel essai, Dans-système la programmation (ISP), et la reprogrammation de frontière-balayage du dispositif peut se produire. Le CoolRunner XPLA3 CPLD est électriquement reprogrammable utilisant les programmeurs industriellement compatibles de dispositif.


Applications :

• La technique de conception rapide de la puissance nulle (FZP) fournit la puissance très réduite et la grande vitesse même
- Courant de réserve typique du μA 17 18 25°C
• L'architecture innovatrice de CoolRunner™ XPLA3 combine la grande vitesse avec la flexibilité extrême
• Basé sur premier TotalCMOS PLD de l'industrie — conception de CMOS et technologies transformatrices
• 0.35μ avancé cinq processus en métal EEPROM de couche
- 1 000 cycles d'effacement/programme ont garanti
- 20 ans de conservation de données ont garanti
• 3V, Dans-système programmable (ISP) utilisant l'interface de JTAG IEEE 1149,1
- Plein essai de Frontière-balayage (IEEE 1149,1)
- Périodes de programmation rapides
• Soutien de la synchronisation asynchrone complexe
- 16 horloges de terme de produit et quatre horloges de terme de contrôle local par bloc de fonction
- Quatre horloges globales et une horloge universelle de terme de contrôle par dispositif
• Excellente conservation de goupille pendant les changements de conception
• Disponible dans la qualité marchande et la catégorie industrielle prolongée de la tension (2.7V 3.6V)
• goupilles tolérantes de l'entrée-sortie 5V
• Le registre d'entrée a installé la période de 2,5 NS
• Logique de monopasse expansible 48 termes de produit
• Retards ultra-rapides de goupille--goupille de 5,0 NS
• Contrôle de taux de groupe par sortie
• 100% routable
• Le peu de sécurité empêche l'accès non autorisé
• Appuis chaud-branchant la capacité
• Entrée/vérification de conception utilisant Xilinx ou outils industriellement compatibles d'IAO
• La structure innovatrice de terme de contrôle fournit :
- Synchronisation asynchrone de macrocell
- Le macrocell asynchrone enregistrent le préréglage/remise
- L'horloge permettent le contrôle par macrocell
• Sortie quatre permettre des contrôles par bloc de fonction
• Non-et rabattable pour l'optimisation de synthèse
• État 3 universel qui facilite le « lit des clous » examinant
• Disponible en Puce-échelle BGA, paquets Fineline de BGA, et de QFP. disponible sans Pb pour la plupart des types de paquet.


Caractéristiques :