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TYPE DE PAQUET | DENSITÉ | NOMBRE DE PRODUIT | INSCRIPTION LATÉRALE SUPÉRIEURE |
SN SOIC-8 150mil | 8M-bit | W25Q80DVSNIG | 25Q80DVNIG |
Solides solubles SOIC-8 208mil | 8M-bit | W25Q80DVSSIG | 25Q80DVSIG |
LE SV VSOP-8 150mil | 8M-bit | W25Q80DVSVIG | 25Q80DVVIG |
ZP (1) WSON-8 6x5mm | 8M-bit | W25Q80DVZPIG | 25Q80DVIG |
UX USON-8 2x3x0.6 (maximum) millimètre3 | 8M-bit | W25Q80DVUXIE (3) | 8Nyww (4) 0Exxxx |
LE DA PDIP-8 300mil | 8M-bit | W25Q80DVDAIG | 25Q80DVAIG |
PAR WLCSP-8 | 8M-bit | W25Q80DVBYIG | 3CD (5) Xx |
La mémoire instantanée périodique de W25Q80DV (8M-bit) fournit une
solution de stockage pour des systèmes l'espace, les goupilles et
la puissance limités. La série 25Q offre la flexibilité et la
représentation bien au-del des dispositifs instantanés périodiques
ordinaires. Ils sont idéaux pour le code ombrageant RAM, exécutant
le code directement de double/de quadruple SPI (XIP) et stockant la
voix, le texte et les données. Le dispositif fonctionne sur un 2.7V
simple l'alimentation de l'énergie 3.6V avec la consommation
actuelle aussi bas comme 1μA pour la puissance-vers le bas. Tous
les dispositifs sont offerts en paquets qui fait gagner de la
place.
La rangée de W25Q80DV est organisée en 4 096 pages programmables de 256 octets chacune. Jusqu' 256 octets peuvent être programmés la fois. Des pages peuvent être effacées dans les groupes de 16 (effacement de secteur 4KB), les groupes de 128 (effacement de bloc 32KB), les groupes de 256 (effacement de bloc 64KB) ou la puce entière (effacement de puce). Le W25Q80DV a 256 secteurs effaçables et 16 blocs effaçables respectivement. Les petits secteurs 4KB tiennent compte d'une plus grande flexibilité dans les applications qui exigent le stockage de données et de paramètre.
Le W25Q80DV soutient l'interface périphérique périodique standard (SPI), et une haute performance double/sortie de quadruple aussi bien que l'entrée-sortie SPI conjuguent/quadruples : Horloge périodique, Chip Select, données périodiques I/O0 (DI), I/O1 (FAITES), I/O2 (/WP), et I/O3 (/HOLD). Des fréquences du signal d'horloge de SPI de jusqu' 104MHz sont soutenues en permettant des fréquences de base équivalentes de 208MHz (104MHz x 2) pour la double entrée-sortie et le 416MHz (104MHz X 4) pour l'entrée-sortie de quadruple en utilisant la lecture rapide des instructions d'entrée-sortie conjuguent/quadruples. Ces vitesses de transfert peuvent surpasser 8 asynchrones standard et souvenirs instantanés parallèles de 16 bits. Une goupille de prise, la goupille de protection contre l'écriture et programmables écrivent la protection, avec le dessus, le fond ou le contrôle de rangée de complément, fournissent davantage de flexibilité de contrôle. En plus, le dispositif soutient l'identification standard de fabricant et de dispositif de JEDEC avec un numéro de série unique 64-bit.
PIN NON. | NOM DE PIN | Entrée-sortie | FONCTION |
1 | /CS | Je | Chip Select Input |
2 | FAITES (IO1) | Entrée-sortie | Sortie de données (entrée-sortie 1)*1 de données |
3 | /WP (IO2) | Entrée-sortie | Entrée de protection contre l'écriture (entrée-sortie 2)*2 de données |
4 | LA terre | La terre | |
5 | DI (IO0) | Entrée-sortie | Entrée de données entrée-sortie 0) *1 (de données |
6 | CLK | Je | Entrée d'horloge périodique |
7 | /HOLD (IO3) | Entrée-sortie | Entrée de prise (entrée-sortie 3)*2 de données |
8 | VCC | Alimentation d'énergie |