M24C08-WMN6TP 16Kbit, 8Kbit, 4Kbit, 2Kbit et 1Kbit Série I²C Bus EEPROM

M24C08-WMN6TP EEPROM de bus série I²C 16Kbit, 8Kbit, 4Kbit, 2Kbit et 1Kbit

RÉSUMÉ DES CARACTÉRISTIQUES

L'interface série I2C deux fils prend en charge le protocole 400 kHz

Tension d'alimentation unique : – 4,5 5,5 V pour M24Cxx – 2,5 5,5 V pour M24Cxx-W – 1,8 5,5 V pour M24Cxx-R Entrée de commande d'écriture

BYTE et PAGE WRITE (jusqu' 16 octets)

Modes de lecture aléatoire et séquentielle

Cycle de programmation auto-temporisé

Incrémentation automatique des adresses

Comportement ESD/Latch-Up amélioré

Plus d'un million de cycles d'effacement/écriture

Plus de 40 ans de conservation des données

DESCRIPTION SOMMAIRE

Ces dispositifs de mémoire programmable effaçable électriquement (EEPROM) compatibles I2C sont organisés en 2048/1024/512/256/128 x 8 (M24C16, M24C08, M24C04, M24C02, M24C01).

2C utilise une interface série deux fils, comprenant une ligne de données bidirectionnelle et une ligne d'horloge.Les appareils portent un code d'identification de type d'appareil intégré de 4 bits (1010) conformément la définition du bus I2C.L'appareil se comporte comme un esclave dans le protocole I2C, toutes les opérations de mémoire étant synchronisées par l'horloge série.Les opérations de lecture et d'écriture sont lancées par une condition de démarrage, générée par le maître du bus.La condition de démarrage est suivie d'un code de sélection d'appareil et d'un bit RW (comme décrit dans le tableau 2.), terminé par un bit d'accusé de réception.

Lors de l'écriture de données dans la mémoire, l'appareil insère un bit d'acquittement pendant le 9e temps bit, après la transmission 8 bits du maître du bus.Lorsque des données sont lues par le maître du bus, le maître du bus accuse réception de l'octet de données de la même manière.Les transferts de données sont terminés par une condition d'arrêt après un accusé de réception pour l'écriture et après un NoAck pour la lecture.

Réinitialisation de mise sous tension : protection contre l'écriture de verrouillage VCC

Afin d'empêcher la corruption des données et les opérations d'écriture par inadvertance lors de la mise sous tension, un circuit de réinitialisation la mise sous tension (POR) est inclus. la mise sous tension, la réinitialisation interne est maintenue active jusqu' ce que VCC ait atteint la valeur de seuil POR, et toutes les opérations sont désactivées - l'appareil ne répondra aucune commande.De la même manière, lorsque VCC descend de la tension de fonctionnement, en dessous de la valeur seuil POR, toutes les opérations sont désactivées et l'appareil ne répondra aucune commande.Un VCC stable et valide (tel que défini dans le Tableau 6. et le Tableau 7.) doit être appliqué avant d'appliquer tout signal logique.

SIGNAL DESCRIPTION

Horloge série (SCL).Ce signal d'entrée est utilisé pour flasher toutes les données entrant et sortant de l'appareil.Dans les applications où ce signal est utilisé par des appareils esclaves pour synchroniser le bus sur une horloge plus lente, le maître du bus doit avoir une sortie drain ouvert et une résistance de rappel peut être connectée de l'horloge série (SCL) VCC.(La figure 4. indique comment la valeur de la résistance pull-up peut être calculée).Dans la plupart des applications, cependant, cette méthode de synchronisation n'est pas utilisée et la résistance de rappel n'est donc pas nécessaire, condition que le maître du bus ait une sortie push-pull (plutôt qu'un drain ouvert).

Données série (SDA).Ce signal bidirectionnel est utilisé pour transférer des données vers ou depuis l'appareil.Il s'agit d'une sortie drain ouvert qui peut être cblée en OU avec d'autres signaux drain ouvert ou collecteur ouvert sur le bus.Une résistance de rappel doit être connectée de Serial Data (SDA) VCC.(La figure 4. indique comment la valeur de la résistance pull-up peut être calculée).

Activation de la puce (E0, E1, E2).Ces signaux d'entrée sont utilisés pour définir la valeur rechercher sur les trois bits les moins significatifs (b3, b2, b1) du code de sélection d'appareil 7 bits.Ces entrées doivent être liées VCC ou VSS, pour établir le code de sélection d'appareil.

Contrôle d'écriture (WC).Ce signal d'entrée est utile pour protéger tout le contenu de la mémoire des opérations d'écriture intempestives.Les opérations d'écriture sont désactivées sur l'ensemble de la matrice de mémoire lorsque Write Control (WC) est l'état haut.Lorsqu'il n'est pas connecté, le signal est lu en interne comme VIL et les opérations d'écriture sont autorisées.Lorsque le contrôle d'écriture (WC) est l'état haut, les octets de sélection de périphérique et d'adresse sont acquittés, les octets de données ne sont pas acquittés.

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