MT48LC8M16A2P-6A IT:L Puce de circuit intégré DRAM SYNCHRONE

128 Mo : SDRAM x4, x8, x16

DRAM SYNCHRONE

MT48LC32M4A2 - 8 Meg x 4 x 4 banques

MT48LC16M8A2 - 4 Meg x 8 x 4 banques

MT48LC8M16A2 - 2 Meg x 16 x 4 banques

CARACTÉRISTIQUES

• Compatible PC100 et PC133

• Entièrement synchrone ;tous les signaux enregistrés sur le front positif de l'horloge système

• Opération canalisée interne ;l'adresse de la colonne peut être modifiée chaque cycle d'horloge

• Banques internes pour masquer l'accès aux lignes/la précharge

• Longueurs de rafales programmables : 1, 2, 4, 8 ou pleine page

• Précharge automatique, inclut la PRÉCHARGE AUTOMATIQUE CONCURRENTE et les modes de rafraîchissement automatique

• Mode d'auto-rafraîchissement ;standard et faible puissance

• 64 ms, rafraîchissement de 4 096 cycles

• Entrées et sorties compatibles LVTTL

• Alimentation simple +3,3 V ±0,3 V

MARQUAGE DES OPTIONS

• Configurations

32 Mo x 4 (8 Mo x 4 x 4 banques) 32M4

16 Mo x 8 (4 Mo x 8 x 4 banques) 16M8

8 Mo x 16 (2 Mo x 16 x 4 banques) 8M16

• Récupération ÉCRITURE (^tWR)

^tWR = "2 CLK"¹A2

• Paquet/brochage

Emballage plastique – OCPL²

TSOP II 54 broches (400 mil) TG

FBGA 60 billes (8 mm x 16 mm) FB^3,6

FBGA 60 billes (11 mm x 13 mm) FC^3,6

• Synchronisation (durée du cycle)

10ns @ CL = 2 (PC100) -8E^3,4,5

7.5ns @ CL = 3 (PC133) -75

7.5ns @ CL = 2 (PC133) -7E

• Auto-actualisation

Standard Aucun

Basse puissance L

• Plage de température de fonctionnement

Commercial (0℃ +70℃) Aucun

Informatique industrielle (-40℃ +85℃)³

Exemple de numéro de pièce : MT48LC16M8A2TG-7E

NOTE:

1. Reportez-vous la note technique Micron : TN-48-05.

2. Ligne de séparation décentrée.

3. Consultez Micron pour la disponibilité.

4. Non recommandé pour les nouveaux modèles.

5. Montré pour la compatibilité PC100.6. Voir page 59 pour le tableau de marquage des dispositifs FBGA.

DESCRIPTION GÉNÉRALE

La SDRAM Micron® 128 Mo est une mémoire dynamique accès aléatoire CMOS haute vitesse contenant 134 217 728 bits.Il est configuré en interne comme une DRAM quatre bancs avec une interface synchrone (tous les signaux sont enregistrés sur le front positif du signal d'horloge, CLK).Chacune des banques de 33 554 432 bits du x4 est organisée en 4 096 lignes sur 2 048 colonnes sur 4 bits.Chacune des banques de 33 554 432 bits du x8 est organisée en 4 096 lignes sur 1 024 colonnes sur 8 bits.Chacune des banques de 33 554 432 bits du x16 est organisée en 4 096 lignes sur 512 colonnes sur 16 bits.

Les accès en lecture et en écriture la SDRAM sont orientés en rafale ;les accès commencent un emplacement sélectionné et se poursuivent pour un nombre programmé d'emplacements dans une séquence programmée.Les accès commencent par l'enregistrement d'une commande ACTIVE, qui est ensuite suivie d'une commande READ ou WRITE.Les bits d'adresse enregistrés coïncidant avec la commande ACTIVE sont utilisés pour sélectionner la banque et la ligne accéder (BA0, BA1 sélectionnent la banque ; A0-A11 sélectionnent la ligne).Les bits d'adresse enregistrés coïncidant avec la commande READ ou WRITE sont utilisés pour sélectionner l'emplacement de la colonne de départ pour l'accès en rafale.

La SDRAM fournit des longueurs de rafale programmables en lecture ou en écriture de 1, 2, 4 ou 8 emplacements, ou la page complète, avec une option de fin de rafale.Une fonction de précharge automatique peut être activée pour fournir une précharge de ligne auto-chronométrée qui est initiée la fin de la séquence de rafales.

La SDRAM de 128 Mo utilise une architecture interne en pipeline pour obtenir un fonctionnement grande vitesse.Cette architecture est compatible avec la règle 2n des architectures de prélecture, mais elle permet également de modifier l'adresse de colonne chaque cycle d'horloge pour obtenir un accès haut débit entièrement aléatoire.La précharge d'une banque tout en accédant l'une des trois autres banques masquera les cycles de précharge et fournira un fonctionnement transparent grande vitesse et accès aléatoire.

La SDRAM de 128 Mo est conçue pour fonctionner dans des systèmes de mémoire 3,3 V.Un mode de rafraîchissement automatique est fourni, ainsi qu'un mode d'économie d'énergie et de mise hors tension.Toutes les entrées et sorties sont compatibles LVTTL.

Les SDRAM offrent des avancées substantielles dans les performances de fonctionnement de la DRAM, y compris la capacité de synchroniser les données en rafale un débit de données élevé avec la génération automatique d'adresses de colonne, la capacité d'intercaler entre les banques internes afin de masquer le temps de précharge et la capacité de changer de manière aléatoire les adresses de colonne sur chaque horloge. cycle pendant un accès en rafale.

NOTES MAXIMALES ABSOLUES*

Tension sur l'alimentation VDD/VDDQ par rapport VSS ......................................... .. -1V +4.6V

Tension sur les entrées, NC ou broches d'E/S par rapport VSS ...................................... ... -1V +4.6V

Température de fonctionnement, TA (commercial) ................................................ ...........0°C +70°C

Température de fonctionnement, TA (étendu ; pièces IT) ...................... -40 °C +85°C

Température de stockage (plastique).................................................. .................... -55°C +150°C

Dissipation de puissance ................................................ .................................................. ..... 1W

*Des contraintes supérieures celles répertoriées sous "Valeurs maximales absolues" peuvent causer des dommages permanents l'appareil.Il s'agit uniquement d'une cote de contrainte, et le fonctionnement fonctionnel de l'appareil dans ces conditions ou dans d'autres conditions au-dessus de celles indiquées dans les sections opérationnelles de cette spécification n'est pas implicite.L'exposition des conditions nominales maximales absolues pendant des périodes prolongées peut affecter la fiabilité.

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