Puces de logique programmables d'entrée-sortie IC Chips MAX II du dispositif programmable 160 d'EPM570F256C5N

Number modèle:EPM570F256C5N
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Détails du produit

Logique programmable IC d'entrée-sortie du dispositif programmable 160 des circuits intégrés EPM570F256C5N max II

Caractéristiques

Attribut de produitValeur d'attribut
Catégorie de produit :CPLD - Dispositif logique programmable complexe
EPM570
SMD/SMT
FBGA-256
2,5 V, 3,3 V
440
Entrée-sortie 160
3,6 V
2,375 V
0 C
+ 70 C
304 mégahertz
5,4 NS
Plateau
Type de mémoire :Instantané
Nombre de blocs de rangée de logique - laboratoires :57
Nombre d'éléments logiques :570
Courant d'approvisionnement d'opération :55 mA

Description

La famille de MAX® II de instantané-sur, CPLDs non-volatile est basée sur des 0.18-µm, processus de 6 couche-métal-flashes,

avec des densités de 240 2 210 éléments logiques macrocells équivalents (de LEs) (128 2 210) et non-volatile

stockage de 8 Kbits. Les dispositifs de max II offrent des comptes élevés d'entrée-sortie, la représentation rapide, et le montage fiable contre autre

Architectures de CPLD. Comporter le noyau de MultiVolt, un bloc de la mémoire instantanée d'utilisateur (UFM), et le dans-système augmenté

la programmabilité (ISP), dispositifs de max II sont conçues pour réduire le coût et la puissance tout en fournissante programmable

solutions pour des applications telles que le pont en autobus, l'expansion d'entrée-sortie, puissance-sur la remise (POR) et ordonnançant le contrôle,

et contrôle de configuration de dispositif.

Caractéristiques

Le max II CPLD a les caractéristiques suivantes :

CPLD bon marché et de basse puissance

Instantané-sur, architecture non-volatile

Courant de réserve aussi bas en tant que µA 25

Fournit des temps rapides de retard et de horloge--sortie de propagation

Fournit quatre horloges globales deux horloges disponibles par bloc de rangée de logique (le LABORATOIRE)

Bloc d'UFM jusqu' 8 Kbits pour la mémoire permanente

Noyau de MultiVolt permettant des tensions d'alimentation externe au dispositif de l'un ou l'autre de 3,3 V de V/2.5 V ou 1,8

Interface d'entrée-sortie de MultiVolt soutenant des niveaux de la logique 3.3-V, 2.5-V, 1.8-V, et 1.5-V

architecture qui respecte les autobus comprenant le taux de groupe, la force programmables d'entraînement, autobus-prise, et

résistances cabreuses programmables

Schmitt déclenche permettre les entrées tolérantes de bruit (programmables par goupille)

I/Os sont entièrement conformes avec le groupe d'intérêt particulier composant périphérique d'interconnexion

(PCI SIG) spécifications de bus local de PCI, révision 2,2 pour l'opération 3.3-V 66 mégahertz

Appuis chauds-socketing

Circuits communs intégrés de l'essai de frontière-balayage du groupe d'action d'essai (JTAG) (déclaration provisoire) conformes avec

Norme 1149.1-1990 d'IEEE

Circuits d'ISP conformes avec la norme 1532 d'IEEE

Guide marchand

                                                                               
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