La logique programmable IC de LFE3-70EA-8FN672I L'entrée-sortie de la mémoire fixe 66.5K LUTs 380
Number modèle:LFE3-70EA-8FN672I
Point d'origine:Usine originale
Quantité d'ordre minimum:1pcs
Conditions de paiement:T/T, Western Union, PayPay, MoneyGram
Capacité d'approvisionnement:2500pcs par bouche
Délai de livraison:jours 3-5work
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Shenzhen Guangdong China
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Room L, 23rd Floor, Building B, Duhui 100, Zhonghang Rd, Futian District, Shenzhen City, Guangdong
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Détails du produit
Entrée-sortie SERDES1.2V-8Spd Ind de la mémoire microprogrammable 66.5K LUTs 380 de LFE3-70EA-8FN672I
Caractéristiques
| Attribut de produit | Valeur d'attribut |
|---|---|
| Trellis | |
| Catégorie de produit : | FPGA - Réseau prédiffusé programmable de champ |
| 67000 LE | |
| Entrée-sortie 380 | |
| 1,14 V | |
| 1,26 V | |
| - 40 C | |
| + 100 C | |
| 3,2 Gb/s | |
| SMD/SMT | |
| FPBGA-672 | |
| Plateau | |
| RAM distribué : | kbit 145 |
| Bloc inclus RAM - EBR : | kbit 4420 |
| Fréquence maximum d'opération : | 500 mégahertz |
| Nombre de blocs de rangée de logique - laboratoires : | LABORATOIRE 8375 |
| Courant d'approvisionnement d'opération : | 18 mA |
| Tension d'alimentation d'opération : | 1,2 V |
Description
(Économie plus le troisième génération) la famille LatticeECP3 des dispositifs de FPGA est optimisée pour livrer
caractéristiques de haute performance telles qu'une architecture augmentée de DSP, SERDES et haut grande vitesse
interfaces synchrones de source de vitesse dans un tissu économique de FPGA. Cette combinaison est réalisée
par des avances dans l'architecture de dispositif et l'utilisation de la technologie de 65 nanomètre faisant les dispositifs
approprié aux applications fort débit, ultra-rapides, bonnes marchées. La famille du dispositif LatticeECP3 augmente
capacité de la regard--table (LUT) 149 éléments logiques et appuis de K entrée-sortie de jusqu' 586 utilisateurs.
La famille du dispositif LatticeECP3 offre également jusqu' 320 18 x 18 multiplicateurs et un large éventail d'entrée-sortie parallèle
normes. Le tissu de LatticeECP3 FPGA est optimisé avec la haute performance et le coût bas l'esprit.
Les dispositifs LatticeECP3 utilisent la technologie reconfigurable de logique de SRAM et fournissent les blocs constitutifs populaires
comme la mémoire distribuée et incluse basée sur LUT de logique, boucles verrouillage déphasé (PLLs), retard a fermé clef
Boucles (DLLs), appui synchrone pré-machiné d'entrée-sortie de source, tranches de sysDSP et avancé augmentés
appui de configuration, y compris le chiffrage et les capacités de double-botte. La source pré-machinée synchrone
la logique mise en application dans la famille du dispositif LatticeECP3 soutient une large gamme de normes d'interface, incluant
DDR3, XGMII et 7:1 LVDS. La famille du dispositif LatticeECP3 comporte également SERDES grande vitesse avec consacré
Fonctions de PCS. Tolérance élevée de frousse et transmettre bas pour se trémousser pour permettre au SERDES plus des blocs de PCS d'être configuré
pour soutenir un choix de protocoles populaires de données comprenant PCI Express, SMPTE, Ethernet (XAUI, GbE, et SGMII)
et CPRI. Transmettez le Pré-accent et recevez les arrangements d'égalisation rendent le SERDES approprié la transmission
et réception au-dessus de diverses formes de médias. Les dispositifs LatticeECP3 fournissent également flexible, fiable et sûr
options de configuration, caractéristiques telles que la capacité de double-botte, le chiffrage de bitstream, et de TransFR exploitation pratique.
Caractéristiques
• Une densité plus élevée de logique pour l'intégration de système accrue
• 17 K 149 K LUTs
• entrée-sortie 116 586
• SERDES incorporé
• 150 Mbps 3,2 GBP pour 8b10b générique, 10 - peu SERDES, et modes 8 bits de SERDES
• Débit 230 Mbps 3,2 GBP par canal pour tous autres protocoles
• Jusqu' 16 canaux par dispositif : PCI Express, SONET/SDH, Ethernet (1GbE, SGMII, XAUI), CPRI,
SMPTE 3G et RapidIO périodique
• sysDSP™
• Architecture de tranche entièrement cascadable
• 12 160 tranches pour la haute performance se multiplient et s'accumulent
• 54 opérations puissantes du bit ALU
• Répartition temporelle multiplexant MAC Sharing
• Arrondissage et troncation
• Chaque tranche soutient
• Demi 36x36, deux 18x18 ou quatre multiplicateurs 9x9
• MAC 18x36 avancé et 18x18 se multiplient Multiplier-accumulent les opérations (MMAC)
• Ressources de mémoire flexibles
• Bloc inclus par sysMEM™ RAM (EBR) jusqu' de 6,85 Mbits
• 36 K 303 bits de K ont distribué RAM
• sysCLOCK PLLs et DLLs analogues
• Deux DLLs et jusqu' dix PLLs par dispositif
Guide marchand
| Shiping | Période de livraison | Pour des pièces de dans-actions, on estime que des ordres se
transportent en 3 jours. Une fois que transporté, prévu délai de
livraison dépend du ci-dessous transporteurs que vous
avez choisis : |
| Taux de expédition | Après confirmation de l'ordre, nous évaluerons les frais de transport sur base du poids des marchandises | |
| Option de expédition | Nous fournissons DHL, Fedex, le SME, le SF exprès, et l'expédition internationale enregistrée de la poste aérienne. | |
| Cheminement d'expédition | Nous vous informerons par l'email avec le numéro de suivi une fois que l'ordre est embarqué. | |
Renvoi garantie | Renvoi | Des retours sont normalement acceptés une fois accomplis d'ici 30 jours de la date de l'expédition. Les pièces devraient être inutilisées et dans l'emballage original. Le client doit prendre la charge pour l'expédition. |
| Garantie | Tous les achats de Retechip viennent avec une politique de retour de retour de 30 jours, cette garantie ne s'appliquera aucun article où des défauts ont été provoqués par opération inexacte d'assemblée, de manque par le client de suivre des instructions, de produit de modification, négligente ou inexacte de client | |
| Commande | Paiement | T/T, Paypal, carte de crédit inclut le visa, maître, Américain Exprès. |
La logique programmable IC de LFE3-70EA-8FN672I L'entrée-sortie de la mémoire fixe 66.5K LUTs 380
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