Puces de mémoire de la drachme MT41K128M16JT-125 DDR2 1Gbit 64MX16 400MHz 400 picosecondes FBGA-84

MT47H64M16NF-25E : Puces de mémoire de M Dram DDR2 1Gbit 64MX16 400 mégahertz 400 picosecondes FBGA-84

Caractéristiques

Description

Le DDR2 SDRAM emploie une double architecture de débit pour réaliser l'opération ultra-rapide. La double architecture de débit est essentiellement une architecture 4n-prefetch, avec une interface conçue pour transférer deux mots contenant des données par rhythme aux boules d'entrée-sortie. Une LECTURE simple ou ÉCRIRE l'opération pour le DDR2 SDRAM se compose effectivement d'un 4n-bit simple ? au loin, transfert des données de deux-horloge-cycle au noyau interne de DRACHME et quatre correspondance de la taille de la n, transferts des données d'un-moitié-horloge-cycle aux boules d'entrée-sortie.

Un stroboscope bidirectionnel de données (DQS, DQS#) est transmis extérieurement, avec des données, pour l'usage dans la saisie de données au récepteur. DQS est un stroboscope transmis par le DDR2 SDRAM pendant lit et par le contrôleur de mémoire pendant écrit. DQS bord-est aligné avec des données pour READs et centre-aligné avec des données pour WRITEs. L'offre x16 a deux stroboscopes de données, un pour l'octet inférieur (LDQS, LDQS#) et un pour l'octet supérieur (UDQS, UDQS#).

Le DDR2 SDRAM fonctionne partir d'une horloge différentielle (les CK et le CK#) ; le croisement des CK passant 1 et du CK# passant 0 désigné sous le nom du bord positif des CK. Des commandes (adresse et signaux de commande) sont enregistrées chaque bord positif des CK. Des données d'entrée sont enregistrées sur les deux bords de DQS, et des données de production sont mises en référence aux deux bords de DQS aussi bien qu'aux deux bords des CK.

Estimations maximum absolues de C.C

Notes : 1. VDD, VDDQ, et VDDL doivent être dans 300mV de l'un l'autre tout moment ; ce n'est pas re ? quired quand la puissance ramping vers le bas.

2. × VDDQ DE VREF 0,6 ; cependant, VREF peut être le ุ VDDQ condition que VREF 300mV.

3. la tension sur aucune entrée-sortie peut ne pas dépasser la tension sur VDDQ.

Caractéristiques

• VDD = 1.8V ±0.1V, VDDQ = 1.8V ±0.1V

• entrée-sortie 1.8V JEDEC-standard (SSTL_18-compatible)

• Option différentielle du stroboscope de données (DQS, DQS#)

• architecture du prefetch 4n-bit

• Option en double du stroboscope de sortie (RDQS) pour x8

• DLL pour aligner des transitions de DQ et de DQS avec les CK

• 8 banques internes pour le fonctionnement concurrent

• Latence programmable de CAS (CL)

• Latence additive signalée de CAS (AL)

• ÉCRIVEZ la latence = la latence LUE - 1 t CK

• Longueurs éclatées sélectionnables (BL) : 4 ou 8

• Force réglable d'entraînement de donnée-sortie

• 64ms, cycle 8192 régénérer

• arrêt de Sur-matrice (ODT)

• Option (informatique) industrielle de la température

• Option des véhicules moteur de la température ()

• RoHS-conforme

• Spécifications de frousse d'horloge de soutiens JEDEC

Guides marchands