EPM570T144C5N Fpga programmable CPLD Appareils logiques programmables complexes 2,5 V 3,3 VTQFP-144

EPM570T144C5N Fpga programmable CPLD Appareils logiques programmables complexes 2,5 V 3,3 VTQFP-144

Définition:

La famille MAX® II de CPLDs non volatils mise en marche instantanée est basée sur un procédé de flash métallique 6 couches de 0,18 μm, avec des densités allant de 240 2,210 éléments logiques (LE) (128 2,0 μm).210 macrocells équivalents) et un stockage non volatile de 8 Kbits. Les appareils MAX II offrent des débits d'E/S élevés, des performances rapides et un montage fiable par rapport aux autres architectures CPLD.et amélioration de la programmabilité dans le système (ISP), les appareils MAX II sont conçus pour réduire les coûts et la puissance tout en fournissant des solutions programmables pour des applications telles que le bus bridging, l'expansion des entrées/sorties, la réinitialisation de l'alimentation (POR) et le contrôle de séquence,et contrôle de la configuration du dispositif.

Caractéristiques:

Le CPLD MAX II présente les caractéristiques suivantes:

■ CPLD faible coût et faible consommation

■ architecture instantanée et non volatile

■ courant de veille aussi bas que 25 μA

■ Fournit un retard de propagation rapide et des temps d'horloge sortie

■ Fournit quatre horloges globales avec deux horloges disponibles par bloc de matrice logique (LAB)

■ Bloc UFM jusqu' 8 Kbits pour le stockage non volatile

■ un noyau multi-volt permettant des tensions d'alimentation extérieures l'appareil de 3,3 V/2,5 V ou 1,8 V

■ Interface d'entrée/sortie multi-volts prenant en charge les niveaux logiques de 3,3 V, 2,5 V, 1,8 V et 1,5 V

■ une architecture adaptée aux bus, comprenant des résistances de traction programmables, une résistance d'entraînement, une prise de bus et des résistances de traction programmables;

■ déclencheurs Schmitt permettant des entrées tolérantes au bruit (programables par broche)

■ Les entrées/sorties sont entièrement conformes la spécification PCI Local Bus, révision 2.2 pour le fonctionnement 3,3 V 66 MHz (PCI SIG)

■ Prend en charge la prise chaud

■ Circuits intégrés de test de balayage de bord (BST) du groupe d'action conjointe d'essais (JTAG) conformes l'IEEE Std. 1149.1-1990

■ circuits ISP conformes la norme IEEE 1532

Fiche de date:

Les transports et les paiements:

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