Entrée-sortie Virtex 5 FPGA de XC5VLX110-1FFG676C 4608kbit 440
Number modèle:XC5VLX110-1FFG676C
Quantité d'ordre minimum:1 PCS
Conditions de paiement:T/T, Western Union, Paypal, assurance commerciale, carte de crédit
Capacité d'approvisionnement:530 PCs
Délai de livraison:3-5 jour
Détails de empaquetage:Emballage de norme internationale
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Shenzhen Guangdong China
Adresse:
R1811, bâtiment de B, tour de Jiahe, No.3006 Shennan mi Rd, Shenzhen, Chine
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Détails du produit
Entrée-sortie Virtex-5 de la puce FBGA-676 440 de XC5VLX110-1FFG676C Xilinx FPGA
| Attribut de produit | Valeur d'attribut |
|---|---|
| Xilinx | |
| FPGA - Réseau prédiffusé programmable de champ | |
| Virtex-5 | |
| Entrée-sortie 440 | |
| 1 V | |
| 0 C | |
| + 85 C | |
| SMD/SMT | |
| FBGA-676 | |
| Série : | XC5VLX110 |
| Marque : | Xilinx |
| RAM distribué : | kbit 1120 |
| Bloc inclus RAM - EBR : | kbit 4608 |
| Fréquence maximum d'opération : | 550 mégahertz |
| Humidité sensible : | Oui |
| Type de produit : | FPGA - Réseau prédiffusé programmable de champ |
| Quantité de paquet d'usine : | 1 |
| Sous-catégorie : | Logique programmable IC |
| Nom commercial : | Virtex |
Résumé des caractéristiques de Virtex-5 FPGA
• Jusqu' six tuiles de gestion d'horloge (CMTs)
Le − chaque CMT contient deux DCMs et un PLL-up aux dix-huit générateurs horloge totaux
− flexible DCM--PLL ou PLL--DCM la cascade
Deskew d'horloge de précision de − et déphasage
Synthèse flexible de fréquence de −
Modes opérationnels multiples de − pour soulager des décisions de compromis de représentation
Fréquence maximum d'entrée-sortie améliorée par −
Résolution déphaseuse grain fin de −
Le − a entré le filtrage de frousse
Opération de basse puissance de −
Grand choix de déphasage de −
• multiplication du complément de 25 x 18 two
• Étapes facultatives de canalisation pour la représentation augmentée
• L'accumulateur mordu par 48 facultatifs pour se multiplier accumulent l'opération (MACC) avec la cascade facultative d'accumulateur 96 bits
• L'additionneur intégré pour complexe-multiplient ou multiplier-ajoutent l'opération
• Au niveau du bit modes d'opération logique facultatifs
• Registres indépendants de C par tranche
• Entièrement cascadable dans une colonne de DSP sans ressources de acheminement externes
• Mesure de la température de Sur-puce (±4°C)
• Mesure d'alimentation d'énergie de Sur-puce (±1%)
• Facile utiliser, d'un seul bloc
− aucune conception requise pour l'opération de base
Surveillance autonome de − de tous les capteurs de sur-puce
Seuils programmables d'alarme d'utilisateur de − pour la sur-puce
Le − chaque CMT contient deux DCMs et un PLL-up aux dix-huit générateurs horloge totaux
− flexible DCM--PLL ou PLL--DCM la cascade
Deskew d'horloge de précision de − et déphasage
Synthèse flexible de fréquence de −
Modes opérationnels multiples de − pour soulager des décisions de compromis de représentation
Fréquence maximum d'entrée-sortie améliorée par −
Résolution déphaseuse grain fin de −
Le − a entré le filtrage de frousse
Opération de basse puissance de −
Grand choix de déphasage de −
• multiplication du complément de 25 x 18 two
• Étapes facultatives de canalisation pour la représentation augmentée
• L'accumulateur mordu par 48 facultatifs pour se multiplier accumulent l'opération (MACC) avec la cascade facultative d'accumulateur 96 bits
• L'additionneur intégré pour complexe-multiplient ou multiplier-ajoutent l'opération
• Au niveau du bit modes d'opération logique facultatifs
• Registres indépendants de C par tranche
• Entièrement cascadable dans une colonne de DSP sans ressources de acheminement externes
• Mesure de la température de Sur-puce (±4°C)
• Mesure d'alimentation d'énergie de Sur-puce (±1%)
• Facile utiliser, d'un seul bloc
− aucune conception requise pour l'opération de base
Surveillance autonome de − de tous les capteurs de sur-puce
Seuils programmables d'alarme d'utilisateur de − pour la sur-puce
Entrée-sortie Virtex 5 FPGA de XC5VLX110-1FFG676C 4608kbit 440
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