puce de 550MHz Xilinx FPGA
Number modèle:XC5VLX85T-1FFG1136I
Quantité d'ordre minimum:1 PCS
Conditions de paiement:T/T, Western Union, Paypal, assurance commerciale, carte de crédit
Capacité d'approvisionnement:240 PCS
Délai de livraison:3-5 jour
Détails de empaquetage:Emballage de norme internationale
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Shenzhen Guangdong China
Adresse:
R1811, bâtiment de B, tour de Jiahe, No.3006 Shennan mi Rd, Shenzhen, Chine
dernière connexion fois fournisseur:
dans 27 heures
Détails du produit
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Détails du produit
Entrée-sortie Virtex-5 de la puce FBGA-1136 480 de XC5VLX85T-1FFG1136I Xilinx FPGA
| Attribut de produit | Valeur d'attribut |
|---|---|
| Xilinx | |
| FPGA - Réseau prédiffusé programmable de champ | |
| Virtex-5 | |
| Entrée-sortie 480 | |
| 1 V | |
| - 40 C | |
| + 100 C | |
| SMD/SMT | |
| FBGA-1136 | |
| Débit : | 6,5 Gb/s |
| Série : | XC5VLX85T |
| Marque : | Xilinx |
| RAM distribué : | kbit 840 |
| Bloc inclus RAM - EBR : | kbit 3888 |
| Fréquence maximum d'opération : | 550 mégahertz |
| Humidité sensible : | Oui |
| Nombre d'émetteurs-récepteurs : | Émetteur-récepteur 12 |
| Type de produit : | FPGA - Réseau prédiffusé programmable de champ |
| Quantité de paquet d'usine : | 1 |
| Sous-catégorie : | Logique programmable IC |
| Nom commercial : | Virtex |
Résumé des caractéristiques de Virtex-5 FPGA
• Jusqu' 1 200 utilisateur I/Os
• Large choix des normes d'entrée-sortie de 1.2V 3.3V
• Extrêmement performant
− jusqu' 800 Mb/s HSTL et SSTL (sur tout l'I/Os assymétrique)
− jusqu' 1,25 Gb/s LVDS (sur toutes les paires différentielles d'entrée-sortie)
• Véritable sur-puce différentielle d'arrêt
• La même capture de bord l'entrée et sortie I/Os
• Appui étendu d'interface de mémoire
• Jusqu' six tuiles de gestion d'horloge (CMTs)
Le − chaque CMT contient deux DCMs et un PLL-up aux dix-huit générateurs horloge totaux
− flexible DCM--PLL ou PLL--DCM la cascade
Deskew d'horloge de précision de − et déphasage
Synthèse flexible de fréquence de −
Modes opérationnels multiples de − pour soulager des décisions de compromis de représentation
Fréquence maximum d'entrée-sortie améliorée par −
Résolution déphaseuse grain fin de −
Le − a entré le filtrage de frousse
Opération de basse puissance de −
Grand choix de déphasage de −
• Options de configuration flexible
− SPI et interface INSTANTANÉE parallèle
appui de Multi-bitstream de − avec la logique consacrée de reconfiguration de chute
Capacité automatique de détection de largeur d'autobus de −
• Large choix des normes d'entrée-sortie de 1.2V 3.3V
• Extrêmement performant
− jusqu' 800 Mb/s HSTL et SSTL (sur tout l'I/Os assymétrique)
− jusqu' 1,25 Gb/s LVDS (sur toutes les paires différentielles d'entrée-sortie)
• Véritable sur-puce différentielle d'arrêt
• La même capture de bord l'entrée et sortie I/Os
• Appui étendu d'interface de mémoire
• Jusqu' six tuiles de gestion d'horloge (CMTs)
Le − chaque CMT contient deux DCMs et un PLL-up aux dix-huit générateurs horloge totaux
− flexible DCM--PLL ou PLL--DCM la cascade
Deskew d'horloge de précision de − et déphasage
Synthèse flexible de fréquence de −
Modes opérationnels multiples de − pour soulager des décisions de compromis de représentation
Fréquence maximum d'entrée-sortie améliorée par −
Résolution déphaseuse grain fin de −
Le − a entré le filtrage de frousse
Opération de basse puissance de −
Grand choix de déphasage de −
• Options de configuration flexible
− SPI et interface INSTANTANÉE parallèle
appui de Multi-bitstream de − avec la logique consacrée de reconfiguration de chute
Capacité automatique de détection de largeur d'autobus de −
puce de 550MHz Xilinx FPGA
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