Puce de 10AX090N3F40I2LG 0.87V ALTERA FPGA
Number modèle:10AX090N3F40I2LG
Quantité d'ordre minimum:1 PCS
Conditions de paiement:T/T, Western Union, Paypal, assurance commerciale, carte de crédit
Capacité d'approvisionnement:118 PCs
Délai de livraison:3-5 jour
Détails de empaquetage:Emballage de norme internationale
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Shenzhen Guangdong China
Adresse:
R1811, bâtiment de B, tour de Jiahe, No.3006 Shennan mi Rd, Shenzhen, Chine
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dans 27 heures
Détails du produit
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Détails du produit
Puce FBGA-1517 Arria de 10AX090N3F40I2LG ALTERA FPGA 10 GX 900
TYPE | DESCRIPTION |
|---|---|
Catégorie | Incorporé - FPGAs (réseau prédiffusé programmable de champ) |
Mfr | Intel |
Série | Arria 10 GX |
Paquet | Plateau |
Statut de partie | Actif |
Tension - approvisionnement | 0.87V | 0.93V |
Montage du type | Bti extérieur |
Température de fonctionnement | -40°C | 100°C (TJ) |
Paquet/cas | 1517-BBGA, FCBGA |
Paquet de dispositif de fournisseur | 1517-FCBGA (40x40) |
Nombre de laboratoires/CLBs | 339620 |
Nombre d'éléments logiques/de cellules | 900000 |
RAM Bits total | 59234304 |
Nombre d'entrée-sortie | 600 |
Le résumé d'Intel Arria 10 comporte
• Technologie transformatrice du nanomètre SoC de TSMC 20
• Permet l'opération un niveau VCC plus bas de 0,82 V au lieu des 0,9 tensions standard du noyau VCC de V
• 1,0 emballage Fineline du boule-lancement BGA de millimètre
• emballage ultra Fineline du boule-lancement BGA de 0,8 millimètres
• Dispositifs multiples avec des empreintes de pas identiques de paquet pour la migration sans couture entre différentes densités de FPGA
• Les dispositifs avec des empreintes de pas compatibles de paquet permettent migration la prochaine génération Stratix® extrémité élevé 10 dispositifs
• RoHS, plombé (1), et options (sans Pb) sans plomb
• 8 entrée augmentée ALM avec quatre registres
• Architecture de acheminement multivoie améliorée pour réduire la congestion et pour améliorer le temps de compilation
• Architecture de synchronisation de noyau hiérarchique
• Reconfiguration partielle grain fin
• Blocs de mémoire de M20K-20-Kb avec le code de correction d'erreurs dur (CCE)
• Bloc de rangée de logique de mémoire (MLAB) — mémoire 640-bit
• Soutien indigène des niveaux de précision de traitement des signaux de 18 x de 19 de 54 x de 54
• Soutien indigène de mode de 27 x 27 multiplicateurs
• accumulateur et cascade 64-bit pour des réponses d'impulsion finies systoliques (sapins)
• Banques de mémoire internes de coefficient
• Preadder/subtractor pour l'efficacité améliorée
• Registre supplémentaire de canalisation pour augmenter la représentation et pour réduire la puissance
• Arithmétique de virgule flottante de soutiens :
— Exécutez la multiplication, addition, soustraction, multiplier-ajoutez, multiplier-soustrayez, et multiplication complexe.
— Multiplication de soutiens avec la capacité d'accumulation, l'addition de cascade, et la capacité de soustraction de cascade.
— Contrôle de remise dynamique d'accumulateur.
— Le point direct de vecteur de soutien et l'enchaînement complexe de multiplication multiplient des blocs de la virgule flottante DSP.
• Permet l'opération un niveau VCC plus bas de 0,82 V au lieu des 0,9 tensions standard du noyau VCC de V
• 1,0 emballage Fineline du boule-lancement BGA de millimètre
• emballage ultra Fineline du boule-lancement BGA de 0,8 millimètres
• Dispositifs multiples avec des empreintes de pas identiques de paquet pour la migration sans couture entre différentes densités de FPGA
• Les dispositifs avec des empreintes de pas compatibles de paquet permettent migration la prochaine génération Stratix® extrémité élevé 10 dispositifs
• RoHS, plombé (1), et options (sans Pb) sans plomb
• 8 entrée augmentée ALM avec quatre registres
• Architecture de acheminement multivoie améliorée pour réduire la congestion et pour améliorer le temps de compilation
• Architecture de synchronisation de noyau hiérarchique
• Reconfiguration partielle grain fin
• Blocs de mémoire de M20K-20-Kb avec le code de correction d'erreurs dur (CCE)
• Bloc de rangée de logique de mémoire (MLAB) — mémoire 640-bit
• Soutien indigène des niveaux de précision de traitement des signaux de 18 x de 19 de 54 x de 54
• Soutien indigène de mode de 27 x 27 multiplicateurs
• accumulateur et cascade 64-bit pour des réponses d'impulsion finies systoliques (sapins)
• Banques de mémoire internes de coefficient
• Preadder/subtractor pour l'efficacité améliorée
• Registre supplémentaire de canalisation pour augmenter la représentation et pour réduire la puissance
• Arithmétique de virgule flottante de soutiens :
— Exécutez la multiplication, addition, soustraction, multiplier-ajoutez, multiplier-soustrayez, et multiplication complexe.
— Multiplication de soutiens avec la capacité d'accumulation, l'addition de cascade, et la capacité de soustraction de cascade.
— Contrôle de remise dynamique d'accumulateur.
— Le point direct de vecteur de soutien et l'enchaînement complexe de multiplication multiplient des blocs de la virgule flottante DSP.
Puce de 10AX090N3F40I2LG 0.87V ALTERA FPGA
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