Réseau prédiffusé programmable de champ du SM TFPGA de la puce SMD du circuit intégré A3P250-FG256

A3P250-FG256 SMD/SM TFPGA - réseau prédiffusé programmable de champ

Caractéristique

• 15 K 1 M System Gates

• Jusqu' 144 Kbits de véritable SRAM double accès

• Jusqu' 300 utilisateur I/Os

• 130 nanomètre, métal 7-Layer (6 cuivre), processus basé sur éclair de CMOS

• Instant sur l'appui du niveau 0

• Solution d'un seul morceau

• Maintient la conception programmée une fois mis hors tension

• Performances système de 350 mégahertz

• 3,3 V, 66 mégahertz de † 64-bit de PCI

• L'ISP utilisant la Sur-puce 128-Bit a avancé le décryptage de la norme de chiffrage (AES) (excepté dispositifs ProASIC®3 ARM®-permis) par l'intermédiaire de JTAG le † conforme (d'IEEE 1532)

• FlashLock® pour fixer le contenu de FPGA

• Tension de noyau pour la puissance faible

• Soutien de 1,5 systèmes réservés aux v • Commutateurs instantanés de Bas-impédance• Segmenté, hierarchical routing et structure d'horloge• 700 Mbps RDA, I/Os LVDS-capable (A3P250 et ci-dessus)

• 1,5 opération de V, de Mélangé-tension de 1,8 V, de 2,5 V, et de 3,3 V

• Appui de tension d'alimentation électrique d'éventail par JESD8-B, permettant I/Os de fonctionner partir de 2,7 V 3,6 V • Tensions- Banque-sélectionnables d'entrée-sortie vers 4 banques par puce

• Normes assymétriques d'entrée-sortie : LVTTL, LVCMOS 3,3 V/2,5 V/1,8 V/1,5 V, 3,3 † et LVCMOS 2,5 de V PCI/3,3 V PCI-X entrée de V/5,0 V

• Normes différentielles d'entrée-sortie : LVPECL, LVDS, B-LVDS, et M-LVDS (A3P250 et ci-dessus) • L'entrée-sortie s'enregistre sur l'entrée, sortie, et permet des chemins

• ‡ Épargnant Chaud-permutable et froid d'I/Os

• † De taux de groupe de sortie et force programmables d'entraînement • Pull-Up/-Down faible

• Essai de balayage de frontière d'IEEE 1149,1 (JTAG)

• Paquets Pin-compatibles travers la famille ProASIC3