Spo SN74HC595DT SMD IC de 74HC595D SOP16 74HC595

Oryginał d'IC de logika de SN74HC595D SOP16 74HC595D 74HC595 SN74HC595DR SMD

74HC595 ; 74HCT595

à 8 bits registre à décalage périodique-dans, périodique ou parallèle- avec la sortie
verrous ; état 3

74HC595BQ, 115 74HC595D, 112 74HC595DB, 112 74HC595DB, 118 74HC595D, 118 74HC595N, 112
74HC595PW, 112 74HC595PW, 118 74HCT595BQ, 115 74HCT595D, 112 74HCT595DB, 112 74HCT595DB, 118
74HCT595D, 118 74HCT595N, 112 74HCT595PW, 112 74HCT595PW, 118 74HC595PW/AUJ

Le 74HC595 ; 74HCT595 est un à 8 bits périodique-dans/registre à décalage périodique ou parallèle- avec un stockage
registre et 3 sorties d'état. Le décalage et le registre de stockage ont les horloges distinctes. Le dispositif
comporte une entrée périodique (DS) et un résultat périodique (Q7S) pour permettre cascader et un asynchrone
M. remis à zéro entrée. UN BAS sur M. remettra à zéro le registre à décalage. Des données sont décalées sur l'À HAUTEUR basse
transitions de l'entrée de SHCP. Les données dans le registre à décalage sont transférées au registre de stockage
sur une transition À HAUTEUR basse de l'entrée de STCP. Si les deux horloges sont reliées ensemble, le décalage
le registre sera toujours une impulsion d'horloge en avant du registre de stockage. Données dans le registre de stockage
est évident à la sortie toutes les fois que la sortie permettent l'entrée (OE) est BASSE. UNE HAUTE sur OE cause
sorties pour assumer un hors état à grande impédance. L'opération de l'entrée d'OE n'affecte pas
état des registres. Les entrées incluent des diodes de bride. Ceci permet l'utilisation des résistances limitrices
pour connecter des entrées aux tensions au-dessus de VCC.

Caractéristiques

Grand choix de tension d'alimentation de 2,0 à 6,0 V
• Dissipation de puissance faible de CMOS
• Immunité de bruit élevée
• entrée périodique à 8 bits
• sortie périodique ou parallèle à 8 bits
• Inscription de stockage à 3 sorties d'état
• Registre à décalage avec l'espace libre direct
• 100 mégahertz (typiques) de décalage de fréquence
• La représentation de verrou- dépasse 100 mA par classe de JESD 78 II B de niveau
• Se conforme aux normes de JEDEC :
• JESD8C (2,7 V à 3,6 V)
• JESD7A (2,0 V à 6,0 V)
• Niveaux saisie :
• Pour 74HC595 : Niveau de CMOS
• Pour 74HCT595 : Niveau de TTL
• Protection d'ESD :
• HBM JESD22-A114F dépasse 2000 V
• Le millimètre JESD22-A115-A dépasse 200 V
• Options multiples de paquet
• Spécifique du °C -40 au °C +85 et du °C -40 au °C +125

Applications

conversion de données Périodique-à-parallèle
• Registre se tenant à télécommande

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