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Nombre de laboratoires/CLBs |
2400 | |
Nombre d'éléments logiques/de cellules | 30720 | |
RAM Bits total | 1179648 | |
Nombre d'entrée-sortie | 400 | |
Tension - approvisionnement | 0.95V | 1.05V | |
Montage du type | ||
Température de fonctionnement | -40°C | 100°C (TJ) | |
Paquet/cas | ||
Paquet de dispositif de fournisseur | 676-FCBGA (27x27) | |
Nombre bas de produit |
XC5VLX30-1FFG676I
Tranches avancées de DSP48E
− 25 x 18, le complément des two, multiplication
Additionneur, subtracteur, et accumulateur facultatifs de −
Canalisation facultative de −
Fonctionnalité logique facultative de − au niveau du bit
Connexions de cascade consacrées de −
• Options de configuration flexible
− SPI et interface INSTANTANÉE parallèle
appui de Multi-bitstream de − avec la logique consacrée de fallbackreconfiguration
Capacité automatique de détection de largeur d'autobus de −
• Capacité de contrôle du système sur tous les dispositifs
Sur-puce de −/surveillance thermique hors puce
Sur-puce de −/surveillance hors puce d'alimentation d'énergie
Accès du − JTAG à toutes les quantités surveillées
• Blocs intégrés de point final pour des conceptions de PCI Express
Plates-formes du − LXT, du SXT, du TXT, et du FXT
− conforme avec les spécifications basses 1,1 de PCI Express
appui de la ruelle x1, x4, ou x8 de − par bloc
Travaux de − en même temps que des émetteurs-récepteurs de RocketIO™
• impers d'Ethernet du Tri mode 10/100/1000 Mb/s
Plates-formes du − LXT, du SXT, du TXT, et du FXT
Des émetteurs-récepteurs de RocketIO de − peuvent être employés comme PHY ou se relient à PHY externe utilisant beaucoup d'options MII douces (d'interface indépendante de médias)
• Émetteurs-récepteurs de RocketIO GTP 100 Mb/s à 3,75 Gb/s
− LXT et plates-formes de SXT
• Émetteurs-récepteurs de RocketIO GTX 150 Mb/s à 6,5 Gb/s
− TXT et plates-formes de FXT
• PowerPC 440 microprocesseurs
Plate-forme du − FXT seulement
Architecture du − RISC
canalisation d'étape du − 7
les cachettes d'instruction et de données du − 32-Kbyte ont inclus
Structure d'interface de processeur optimisée par − (barre transversale)
• technologie transformatrice de l'en cuivre CMOS de 65 nanomètre
• tension du noyau 1.0V
• Haut emballage de secousse-puce d'intégrité du signal disponible dans des options standard ou sans Pb de paquet
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