Shenzhen Sai Collie Technology Co., Ltd.

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Normes finies simples de signal de XC3S250E-4TQG144I IC Chip Programming FPGAs

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Normes finies simples de signal de XC3S250E-4TQG144I IC Chip Programming FPGAs

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Number modèle :XC3S250E-4TQG144I
Point d'origine :original
Quantité d'ordre minimum :1
Conditions de paiement :L/C, D/A, D/P, T/T, Western Union, MoneyGram
Capacité d'approvisionnement :999999
Délai de livraison :1 - 3 jours
Détails de empaquetage :Norme
Montage du type :Bâti extérieur
Température de fonctionnement :-40°C | 100°C (TJ)
Nombre d'entrée-sortie :108
Tension - approvisionnement :1.14V | 1.26V
Paquet/cas :144-LQFP
Paquet de dispositif de fournisseur :144-TQFP (20x20)
PN :XC3S250E-4TQG144I
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XC3S250E-4TQG144I IC programmable
Normes finies simples de signal de paquet de FPGAs 144-LQFP de puce

 

 

 

XC3S250E-4TQG144I

 

 

Nombre d'éléments logiques/de cellules
5508
RAM Bits total
221184
Nombre d'entrée-sortie
108
Nombre de portes
250000
Tension - approvisionnement
1.14V | 1.26V
Montage du type
Température de fonctionnement
-40°C | 100°C (TJ)
Paquet/cas
Paquet de dispositif de fournisseur
144-TQFP (20x20)
Nombre bas de produit

 

 

 

XC3S250E-4TQG144I comporte

 


• Coût bas même, solution performante de logique pour des applications à fort débit et grand public
• Avéré a avancé la technologie transformatrice du nanomètre 90
• Multi-tension, goupilles multistandard d'interface de SelectIO™
• Jusqu'à 376 bornes d'entrée-sortie ou 156 paires de signal différentiel
• Normes assymétriques de signal de LVCMOS, de LVTTL, de HSTL, et de SSTL
• signalisation 3.3V, 2.5V, 1.8V, 1.5V, et 1.2V
• Taux de transfert des données de 622+ Mb/s par entrée-sortie
• LVDS vrai, RSDS, mini-LVDS, différentielle entrée-sortie différentielle de HSTL/SSTL
• Double appui augmenté du débit (RDA)
• Appui de la RDA SDRAM jusqu'à 333 Mb/s
• Ressources abondantes et flexibles de logique

 


• Les densités jusqu'à 33 192 cellules de logique, y compris le registre à décalage facultatif ou ont distribué l'appui de RAM
• Multiplexeurs larges efficaces, logique large
• La lecture anticipée rapide portent la logique
• 18 x 18 multiplicateurs augmentés avec la canalisation facultative
• Programmation d'IEEE 1149.1/1532 JTAG/corriger le port
• Architecture hiérarchique de mémoire de SelectRAM™
• Jusqu'à 648 Kbits du bloc rapide RAM

 


• Jusqu'à 231 Kbits de RAM distribué efficace
• Jusqu'à huit directeurs de pendule à lecture digitale (DCMs)
• Élimination oblique d'horloge (boucle verrouillée de retard)
• Synthèse de fréquence, multiplication, division
• Déphaseur à haute résolution
• Grande plage de fréquence (5 mégahertz à plus de 300 mégahertz)

 

 

 

 

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Normes finies simples de signal de XC3S250E-4TQG144I IC Chip Programming FPGAs

 

 

 
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