EP2C8Q208C8N IC programmant l'architecture à haute densité de Chip Field Gate Array (FPGA)

Puce programmable d'EP2C8Q208C8N IC
Réseau prédiffusé programmable de champ (FPGA) IC 138 165888 8256 paquet 208-BFQFP

EP2C8Q208C8N comporte

La famille de dispositif du cyclone II offre les caractéristiques suivantes :
■Architecture à haute densité avec 4 608 à 68 416 LEs
●M4K a inclus des blocs de mémoire
●Jusqu'à 1,1 Mbits de RAM disponible sans réduire la logique disponible
●4 096 bits de mémoire par bloc (4 608 bits par bloc comprenant 512 bits de parité)
●Configurations gauches variables de ×1, de ×2, de ×4, de ×8, de ×9, de ×16, de ×18, de ×32, et de ×36
●Véritable (on lu et on écrivent, deux lit, ou deux écrit) opération à double accès pour les modes ×1, ×2, ×4, ×8, ×9, ×16, et ×18
●L'octet permet pour l'entrée de données masquant pendant écrit
●Jusqu'à l'opération 260-MHz
■Multiplicateurs inclus
●Jusqu'à 150 18 - les multiplicateurs mordus du × 18 sont chaque configurables en tant que deux indépendant 9 - multiplicateurs mordus du × 9 avec jusqu'à la représentation 250-MHz
●Registres facultatifs d'entrée et sortie
■Appui avancé d'entrée-sortie
●Appui standard différentiel ultra-rapide d'entrée-sortie, y compris LVDS, RSDS, mini-LVDS, LVPECL, HSTL différentiel, et différentiel SSTL
●Appui standard assymétrique d'entrée-sortie, y compris 2.5-V et 1.8-V, classe de SSTL I et II, classe de 1.8-V et de 1.5-V HSTL I et II, PCI 3.3-V et PCI-X 1,0, 3,3-, 2,5-, 1,8-, et 1.5-V LVCMOS, et 3,3-, 2,5-,
et 1.8-V LVTTL
●Conformité d'interconnexion d'intérêt particulier du groupe (PCI SIG) de PCI de bus local de spécifications composantes périphériques, de révision 3,0 pour l'opération 3.3-V à 33 ou 66 mégahertz pour 32 - ou interfaces 64-bit
●PCI Express avec du TI externe PHY et un Altera PCI Express
Fonction de ×1 Megacore®

 

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