Les réseaux prédiffusés Champ-programmables de la technologie IGLOO®2 de puce (FPGAs) sont idéaux pour des fonctions polyvalentes telles que Gigabit Ethernet ou de doubles avions de contrôle de PCI Express®, jetant un pont sur gestion-système de fonctions, d'expansion et de conversion de l'entrée-sortie (entrée-sortie), visuelle/à traitement d'images, et connectivité sûre. Ils sont employés dans les applications pour les marchés de communications, industriels, médicaux, de défense et d'aviation.

L'architecture IGLOO2 offre jusqu'au compte de la porte 3.6x mis en application avec le tissu de la table de consultation de 4 entrées (LUT) avec portent des chaînes, donnant la représentation 2x, et incluent des options et des mathblocks inclus multiples de mémoire pour le traitement numérique du signal (DSP). Ultra-rapide interface série incluent PCI exprimer (PCIe), 10 GBP attachement unité interface couche inférieure prolongée) (de XAUI/XGMII (XGXS), plus la fabrication en série/communication indigènes de deserialization (SerDes), alors que doubles débit 2 (DDR2) contrôleurs de la mémoire /DDR3 fournissent des interfaces de mémoire ultra-rapide.

CARACTÉRISTIQUES

FPGA performant
- 4 l'entrée efficace LUTs avec portent des chaînes pour la puissance faible performante et
- Jusqu'à 236 blocs de 18KBit à double accès SRAM (grand SRAM) avec la représentation 400MHz synchrone (512 x 36, 512 x 32, 1KBit x 18, 1KBit x 16, 2KBit x 9, 2KBit x 8, 4KBit x 4, 8KBit X 2, ou 16KBit X 1)
- Jusqu'à 240 blocs de trois-port 1KBit SRAM avec 2 lisent des ports et 1 écrivent le port (SRAM micro)
- DSP performant
  - Jusqu'à 240 mathblocks rapides avec la multiplication 18 x par 18 multiplication signée 17, x 17 non signée et accumulateur mordu par 44
Interfaces série ultra-rapides
Jusqu'à 16 ruelles de SerDes, chacune soutenant :
- Extension de XGXS/XAUI (pour mettre en application 10 une interface d'Ethernet PHY de GBP (XGMII))
- L'interface indigène d'EPCS SerDes facilite l'exécution du rapidIO périodique dans le tissu ou une interface de SGMII à un MAC mou d'Ethernet
- Le PCI expriment le contrôleur de point final (de PCIe)
- noyau exprès de PCI de la ruelle x1, x2, et x4
- Jusqu'à la taille maximum de la charge utile 2KBytes
Interfaces de mémoire ultra-rapide
- Jusqu'à 2 contrôleurs ultra-rapides de mémoire de DDRx
  - HPMS RDA (MDDR) et contrôleurs de la RDA de tissu (FDDR)
  - Appuis LPDDR/DDR2/DDR3
  - Fréquence de base 333MHz maximum
  - SECDED activer/la caractéristique
  - Soutient les divers modes de largeur d'autobus de DRACHME, x8, x9, x16, x18, x32, et x36
  - Commande de soutiens commandant à nouveau pour optimiser l'efficacité de mémoire
  - Données de soutiens commandant à nouveau, mot critique de renvoi d'abord pour chaque commande
- Appui de SDRAM par un contrôleur mou de mémoire de SDRAM
Sous-système performant de mémoire
- 64KB a enfoncé SRAM (l'eSRAM)
- Jusqu'à 512KB a inclus la mémoire non volatile (l'eNVM)
- Un SPI/COMM_BLK
- Pont de la RDA (2 pont de amortissement de données de port R/W à la mémoire de la RDA) avec l'interface 64-bit d'AXI
- Matrice incolmatable et multicouche d'autobus d'AHB permettant le plan de multi-maître soutenant 5 maîtres et 7 esclaves
- Deux interfaces d'AHB/APB au tissu de FPGA (capables master/slave)
- Deux contrôleurs DMA pour débarquer des transactions de données
  - 8-canal DMA périphérique (PDMA) pour le transfert des données entre les périphériques de HPMS et la mémoire
- DMA performant (HPDMA) pour le transfert des données entre l'eSRAM et les souvenirs de la RDA
Ressources de synchronisation
- Sources d'horloge
  - Haute précision 32 kilohertz à l'oscillateur à cristal 20MHz principal
  - 1MHz a enfoncé l'oscillateur de RC
  - 50MHz a enfoncé l'oscillateur de RC
- Jusqu'à 8 circuits de traitement d'horloge (CCCs) avec PLLs analogue intégré jusqu'à par 8
  - Horloge de sortie avec 8 phases de sortie et différences de phase 45° (de multiplication/division, et capacités de retard)
- Fréquence : entrée 1MHz à 200MHz, sortie 20MHz à 400MHz

Tension d'opération et I/Os
- tension du noyau 1.2V
- Utilisateur multistandard I/Os (MSIO/MSIOD)
  - LVTTL/LVCMOS 3.0V (MSIO seul)
  - LVCMOS 2.0V, 1.5V, 1.8V, et 2.5V
  - La RDA (SSTL2_1and SSTL2_2)
  - Mini-LVDS, et de RSDS normes différentielles de LVDS, de MLVDS,
  - PCI
  - LVPECL (récepteur seul)
- La RDA I/Os (DDRIO)
  - La RDA, le DDR2, le DDR3, le LPDDR, le SSTL2, le SSTL18, et le HSTL
  - LVCMOS 2.0V, 1.5V, 1.8V, et 2.5V
- Principal nombre du marché de l'utilisateur I/Os avec 5G SerDes
Sécurité
- Dispositifs de sécurité de conception (disponibles sur tous les dispositifs)
  - Protection de la propriété intellectuelle (IP) par les dispositifs de sécurité uniques et les modèles d'utilisation nouveaux à l'industrie de PLD
  - Clé d'utilisateur et chargement chiffrés de bitstream, permettant la programmation dans des emplacements moins-faits confiance
  - certificat de dispositif d'assurance d'Approvisionnement-chaîne
  - Caractéristiques augmentées d'anti-bourreur
  - Zeroization
- Caractéristiques de protection des données (disponibles sur les dispositifs de la meilleure qualité)
  - Générateur mordu aléatoire non déterministe (NRBG)
  - Services cryptographiques d'utilisateur (AES-256, SHA-256, moteur cryptographique de courbe elliptique (CCE))
  - Inscription et régénération principales physiquement unclonable de la fonction d'utilisateur (PUF)
  - Permis de dossier de brevet de DPA de fonction émulation de C.P.
  - Pare-feu de matériel protégeant des souvenirs du sous-système de microcontrôleur (HPMS)
Fiabilité
- Renversement simple d'événement (SEU) immunisé
  - Cellules zéro de configuration de FPGA d'AJUSTEMENT
- La température de jonction
  - 125 °C - la température militaire
  - 100 °C - la température industrielle
  - 85 °C - la température commerciale
- Erreur correcte d'erreur simple la double détectent la protection (SECDED) sur ce qui suit :
  - Souvenirs inclus (eSRAMs)
  - Tampon de PCIe
  - Contrôleurs de mémoire de la RDA avec des modes facultatifs de SECDED
- Tampons mis en application avec les verrous résistants de SEU sur ce qui suit :
  - Ponts de la RDA (HPMS, MDDR, et FDDR)
  - SPI FIFO
  - Contrôle d'intégrité de NVM à du cycle initial et à sur demande
  - Aucune mémoire externe de configuration n'a exigé
  - Instantané-sur, maintient la configuration une fois mis hors tension
Puissance faible
- Basse charge statique et puissance dynamique
  - Flash*Freeze (mode de F*F) pour le tissu
- Puissance aussi bas comme 13mW/Gbps par ruelle pour des dispositifs de SerDes

APPLICATIONS

Radio
Câble
Mise en réseau et contrôle industriels

Gestion-système
Radio sûre
La défense et aviation

SCHÉMA FONCTIONNEL

Logique programmable IC 209 de M2GL005-FGG484I 719872 6060 484-BGA

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